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信號(hào)完整性（Signal Inte grity， SI）是指信號(hào)在信號(hào)線上的質(zhì)量，即信號(hào)在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力。如果電路中信號(hào)能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接收器，則可確定該電路具有較好的信號(hào)完整性。反之，當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問題。
隨著高速器件的使用和高速數(shù)字系統(tǒng)設(shè)計(jì)越來越多，系統(tǒng)數(shù)據(jù)率、時(shí)鐘 速率和電路密集度都在不斷地增加。在這種設(shè)計(jì)中，系統(tǒng)快斜率瞬變和工作頻率很高，電纜、互連、印制板（PCB）和硅片將表現(xiàn)出與低速設(shè)計(jì)截然不同的行為，即出現(xiàn)信號(hào)完整性問題。 信號(hào)完整性問題能導(dǎo)致或者直接帶來諸如信號(hào)失真，定時(shí)錯(cuò)誤，不正確的數(shù)據(jù)，地址、控制線和系統(tǒng)誤差等，甚至使系統(tǒng)崩潰，這已成為高速產(chǎn)品設(shè)計(jì)中非常值得注意的問題。本文首先介紹了PCB信號(hào)完整性的問題，其次闡述了PCB信號(hào)完整性的步驟，最后介紹了如何確保pcb設(shè)計(jì)信號(hào)完整性的方法。 PCB信號(hào)完整性的問題包括 PCB的信號(hào)完整性問題主要包括信號(hào)反射、串?dāng)_、信號(hào)延遲和時(shí)序錯(cuò)誤。 1、反射：信號(hào)在傳輸線上傳輸時(shí)，當(dāng)高速PCB上傳輸線的特征阻抗與信號(hào)的源端阻抗 或負(fù)載阻抗不匹配時(shí)，信號(hào)會(huì)發(fā)生反射，使信號(hào)波形出現(xiàn)過沖、下沖和由此導(dǎo)致的振鈴現(xiàn)象。過沖（Overs hoot）是指信號(hào)跳變的第一個(gè)峰值（或谷值），它是在電源電平之上或參考地電平之下的額外電壓效應(yīng)； 下沖（Unders hoot）是指信號(hào)跳變的下一 個(gè)谷值（或峰值）。過大的過沖電壓經(jīng)常長期性地沖擊會(huì)造成器件的損壞，下沖會(huì)降低噪聲容限，振鈴增加了信號(hào)穩(wěn)定所需要的時(shí)間，從而影響到系統(tǒng)時(shí)序。 2、 串?dāng)_：在PCB中，串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，因電磁能量通過互容和互感耦合 對相鄰的傳輸線產(chǎn)生的不期望的噪聲干擾，它是由不同結(jié)構(gòu)引起的電磁場在同一區(qū)域里的相互作用而產(chǎn)生的�；ト菀l(fā)耦合 電流，稱為容性串?dāng)_；而互感引發(fā)耦合電壓，稱為感性串?dāng)_。在PCB上，串?dāng)_與走線長度、信號(hào)線間距，以及參考地平面的狀況等有關(guān)。 3、信號(hào)延遲和時(shí)序錯(cuò)誤：信號(hào)在PCB的導(dǎo)線上以有限的速度傳輸，信號(hào)從驅(qū)動(dòng)端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。過多的信號(hào)延遲或者信號(hào)延遲不匹配可能導(dǎo)致時(shí)序錯(cuò)誤和邏輯器件功能混亂。 信號(hào)完整性分析的高速數(shù)字系統(tǒng)設(shè)計(jì)分析不僅能夠有效地提高產(chǎn)品的性能，而且可以縮短產(chǎn)品開發(fā)周期，降低開發(fā)成本。在數(shù)字系統(tǒng)向高速、高密度方向發(fā)展的情況下，掌握這一設(shè)計(jì)利器己十分迫切和必要。 在信號(hào)完整性分析的模型及計(jì)算分析算法的不斷完善和提高上，利用信號(hào)完整性進(jìn)行計(jì)算機(jī)設(shè)計(jì)與分析的數(shù)字系統(tǒng)設(shè)計(jì)方法將會(huì)得到很廣泛、很全面的應(yīng)用。
PCB信號(hào)完整性的步驟 1、設(shè)計(jì)前的準(zhǔn)備工作 在設(shè)計(jì)開始之前，必須先行思考并確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預(yù)先進(jìn)行調(diào)研以形成規(guī)劃或者設(shè)計(jì)準(zhǔn)則，從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的SI問題、串?dāng)_或者時(shí)序問題。（微信：EDA設(shè)計(jì)智匯館） 2、電路板的層疊 某些項(xiàng)目組對PCB層數(shù)的確定有很大的自主權(quán)，而另外一些項(xiàng)目組卻沒有這種自主權(quán)，因此，了解你所處的位置很重要。 其它的重要問題包括：預(yù)期的制造公差是多少？在電路板上預(yù)期的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號(hào)層的厚度和間距的允許誤差是多少？所有這些信息可以在預(yù)布線階段使用。 根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個(gè)插入其它電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板制造商對其可制造的不同類型的層有固定的厚度要求，這將會(huì)極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應(yīng)該采用阻抗控制工具為不同層生成目標(biāo)阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。 在信號(hào)完整的理想情況下，所有高速節(jié)點(diǎn)應(yīng)該布線在阻抗控制內(nèi)層（例如帶狀線）。要使SI最佳并保持電路板去耦，就應(yīng)該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會(huì)遇到SI問題。你還可能遇到這樣的情況，即在未定義信號(hào)的返回通路之前很難仿真或者仿真電路板的性能。 3、串?dāng)_和阻抗控制 來自鄰近信號(hào)線的耦合將導(dǎo)致串?dāng)_并改變信號(hào)線的阻抗。相鄰平行信號(hào)線的耦合分析可能決定信號(hào)線之間或者各類信號(hào)線之間的“安全”或預(yù)期間距（或者平行布線長度）。 比如，欲將時(shí)鐘到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_限制在100mV以內(nèi)，卻要信號(hào)走線保持平行，你就可以通過計(jì)算或仿真，找到在任何給定布線層上信號(hào)之間的最小允許間距。同時(shí)，如果設(shè)計(jì)中包含阻抗重要的節(jié)點(diǎn)（或者是時(shí)鐘或者專用高速內(nèi)存架構(gòu)），你就必須將布線放置在一層（或若干層）上以得到想要的阻抗。 4、重要的高速節(jié)點(diǎn) 延遲和時(shí)滯是時(shí)鐘布線必須考慮的關(guān)鍵因素。因?yàn)闀r(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須采用端接器件才能達(dá)到最佳SI質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn)，同時(shí)將調(diào)節(jié)元器件放置和布線所需要的時(shí)間加以計(jì)劃，以便調(diào)整信號(hào)完整性設(shè)計(jì)的指針。
5、技術(shù)選擇 不同的驅(qū)動(dòng)技術(shù)適于不同的任務(wù)。信號(hào)是點(diǎn)對點(diǎn)的還是一點(diǎn)對多抽頭的？信號(hào)是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和噪聲裕量是多少？作為信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號(hào)完整性越好。50MHZ時(shí)鐘采用500PS上升時(shí)間是沒有理由的。一個(gè)2-3NS的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換（SSO）和電磁兼容（emc）等問題。 在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動(dòng)技術(shù)的優(yōu)越性。采用這些定制（或者半定制）器件，你就有很大的余地選定驅(qū)動(dòng)幅度和速度。設(shè)計(jì)初期，要滿足FPGA（或ASIC）設(shè)計(jì)時(shí)間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。 在這個(gè)設(shè)計(jì)階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個(gè)SI仿真程序和相應(yīng)的仿真模型（可能是IBIS模型）。 最后，在預(yù)布線和布線階段你應(yīng)該建立一系列設(shè)計(jì)指南，它們包括：目標(biāo)層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。 6、預(yù)布線階段 預(yù)布線SI規(guī)劃的基本過程是首先定義輸入?yún)?shù)范圍（驅(qū)動(dòng)幅度、阻抗、跟蹤速度）和可能的拓?fù)浞秶ㄗ钚?最大長度、短線長度等），然后運(yùn)行每一個(gè)可能的仿真組合，分析時(shí)序和SI仿真結(jié)果，最后找到可以接受的數(shù)值范圍。 接著，將工作范圍解釋為PCB布線的布線約束條件�？梢圆捎貌煌浖ぞ邎�(zhí)行這種類型的“清掃”準(zhǔn)備工作，布線程序能夠自動(dòng)處理這類布線約束條件。對多數(shù)用戶而言，時(shí)序信息實(shí)際上比SI結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號(hào)通路的時(shí)序。 在其它應(yīng)用中，這個(gè)過程可以用來確定與系統(tǒng)時(shí)序指針不兼容的引腳或者器件的布局。此時(shí)，有可能完全確定需要手工布線的節(jié)點(diǎn)或者不需要端接的節(jié)點(diǎn)。對于可編程器件和ASIC來說，此時(shí)還可以調(diào)整輸出驅(qū)動(dòng)的選擇，以便改進(jìn)SI設(shè)計(jì)或避免采用離散端接器件。 7、布線后SI仿真 一般來說，SI設(shè)計(jì)指導(dǎo)規(guī)則很難保證實(shí)際布線完成之后不出現(xiàn)SI或時(shí)序問題。即使設(shè)計(jì)是在指南的引導(dǎo)下進(jìn)行，除非你能夠持續(xù)自動(dòng)檢查設(shè)計(jì)，否則，根本無法保證設(shè)計(jì)完全遵守準(zhǔn)則，因而難免出現(xiàn)問題。布線后SI仿真檢查將允許有計(jì)劃地打破（或者改變）設(shè)計(jì)規(guī)則，但是這只是出于成本考慮或者嚴(yán)格的布線要求下所做的必要工作。（微信：EDA設(shè)計(jì)智匯館） 8、后制造階段 采取上述措施可以確保電路板的SI設(shè)計(jì)品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺(tái)上，利用示波器 或者TDR（時(shí)域反射計(jì)）測量，將真實(shí)電路板和仿真預(yù)期結(jié)果進(jìn)行比較。這些測量數(shù)據(jù)可以幫助你改進(jìn)模型和制造參數(shù)，以便你在下一次預(yù)設(shè)計(jì)調(diào)研工作中做出更佳的（更少的約束條件）決策。 9、模型的選擇 關(guān)于模型選擇的文章很多，進(jìn)行靜態(tài)時(shí)序驗(yàn)證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個(gè)模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上，SI模型數(shù)據(jù)唯一的可靠來源是IC供貨商，他們必須與設(shè)計(jì)工程師保持默契的配合。IBIS模型標(biāo)準(zhǔn)提供了一致的數(shù)據(jù)載體，但是IBIS模型的建立及其品質(zhì)的保證卻成本高昂，IC供貨商對此投資仍然需要市場需求的推動(dòng)作用，而電路板制造商可能是唯一的需方市場。
確保信號(hào)完整性的PCB設(shè)計(jì)方法 通過總結(jié)影響信號(hào)完整性的因素，在PCB設(shè)計(jì)過程較好地確保信號(hào)完整性，可以從以下幾個(gè)方面來考慮。 （1）電路設(shè)計(jì)上的考慮。包括控制同步切換輸出數(shù)量，控制各單元的最大邊沿速率（dI/dt和dV/dt），從而得到最低且可接受的邊沿速率；為高輸出功能塊（如時(shí)鐘驅(qū)動(dòng)器）選擇差分信號(hào)；在傳輸線上端接無源元件（如電阻、電容等），以實(shí)現(xiàn)傳輸線與負(fù)載間的阻抗匹配。 （2）最小化平行布線的走線長度。 （3）元件擺放要遠(yuǎn)離I/O互連接口和其他易受干擾及耦合影響的區(qū)域，盡量減小元件間的擺放間隔。 （4）縮短信號(hào)走線到參考平面的距離間隔。 （5）降低走線阻抗和信號(hào)驅(qū)動(dòng)電平。 （6）終端匹配。可增加終端匹配電路或者匹配元件。 （7）避免相互平行的走線布線，為走線間提供足夠的走線間隔，減小電感耦合。
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