【芯片設(shè)計】DC綜合retiming策略的學(xué)習(xí)與實踐

倒序瀏覽 · 發(fā)表于 2024-11-18 12:03:00

之前規(guī)劃的系列除了異步專題外已經(jīng)均推送完成，所以這一篇開始，把前一段時間在項目交付過程中的一些學(xué)習(xí)與總結(jié)作為一個專題推送。
對于DC綜合中的retiming策略早有耳聞，但是一直沒有比較系統(tǒng)的學(xué)習(xí)和實驗過，正好借著這次交付過程的歸納總結(jié)機會，把一些零零散散的收獲學(xué)習(xí)記錄下。記得剛出新手村時和某位大佬聊到過，他說你邏輯里寫了在某級計算一個結(jié)果，但是這個值不一定是在這一級產(chǎn)生的，可能是上一級產(chǎn)生也可能是下一級產(chǎn)生。當(dāng)時懵懂無知我就光“啊對對對”，實際上心里想的是“是不是跟我扯呢，怎么我寫在這一級出的結(jié)果還能流竄到其他級去呢，那整個邏輯鏈不就亂了么？”當(dāng)時啥也不懂，所以也沒有多問，后來想想應(yīng)該說的就是綜合過程的retiming策略。
綜合的retiming策略通過重新分配組合邏輯路徑中的時序，達到優(yōu)化電路性能的目的。具體來說，它可以在組合邏輯和時序邏輯路徑中插入或刪除緩沖器、反相器甚至觸發(fā)器等元素，從而調(diào)整信號的傳播時間，使關(guān)鍵路徑的延遲滿足設(shè)計要求。我們平時總談起的這個DC里的retiming優(yōu)化更多好像是指涉及到時序調(diào)整的操作，用一個簡化的例子來說明下。假設(shè)我們現(xiàn)在有一個操作是D = A+B+C，在第一級時三個數(shù)相加，然后空打了一拍最后輸出：

那么如果此時我們打開了retiming的開關(guān)，并且DC工具綜合判斷進行retime的效果會更好，那么最后綜合的結(jié)果可能就變成這樣了（只是單純的舉例）：

工具會把一部分邏輯放到下一級去處理，這樣就減輕了這一級的時序壓力能夠確保能夠match violation。而具體什么時候會retime以何種策略retime，網(wǎng)上的資料有很多我也沒有查太深。而后就想直觀地看一看retime處理的效果和電路圖（有時我確實有點執(zhí)著于眼見為實了），所以在本地虛擬機里進行了一下實驗。測試的代碼和上圖很像，只不過為了加深邏輯級數(shù)我多加了很多邏輯，輸入為3個48bit data1/2/3數(shù)據(jù)輸出為96bit res：

在DC中先關(guān)閉retime，以compile_ultra -incremental進行綜合，之后在dc_shell中打開互連start_gui：

這版圖看著是真舒服，邏輯層級清晰，誰看到不得說一句好代碼?(^?^*)。放大具體看一下互連結(jié)構(gòu)，可以清晰的看到datax_p1級的寄存器區(qū)域、p1到p2的邏輯區(qū)域、res_p2的寄存器區(qū)域和res_p3的寄存器區(qū)域：

而后具體看一下res_p2和res_p3的直接打拍區(qū)，可以發(fā)現(xiàn)res_p2的Q端直連到res_p3的D端，完全沒有組合邏輯，這也符合不開retime的預(yù)期：

最后是report，時鐘頻率設(shè)的比較高最差路徑-280p邏輯深度22級，自然時序是沒有match的：

之后引入retime方法，以compile_ultra -incremental -retime進行綜合，綜合之后的網(wǎng)表就能看出來亂了很多：

放大之后還是可以大概看出來三級寄存器的分布，同時還生成一個中間模塊（下圖最長的那個箭頭）。從這個圖就能很明顯的看出來，p3寄存器和p2寄存器不是直連，中間加入了邏輯，加入的邏輯集中在中間模塊里：

對于這個生成的中間模塊簡單看下，內(nèi)部很亂很難進行具體的分析：

但是從接口和互連可以大概看出，p1到p2的一部分邏輯被放到了p1前的輸入側(cè)（即p0級），一部分被放到了p2到p3之間：

中間模塊作用在p3的D端：

中間模塊的輸入一部分直接來自于輸入datax，也就是說本來集中在一級的邏輯，被分散到了輸入和res_p2~res_p3之間，res_p3之后從圖上看并沒有插入組合邏輯：

最后看一下report：

沒有retiming時是22級邏輯，分散到p0~p1~p2~p3三級之后最長路徑變成了8級，太合理了三八二十二嘛。而后看一下時序單元數(shù)量由336增加到了883，說明確實有多出來的中間變量需要進行緩存。而組合邏輯數(shù)量是下降了的，總的面積（我這里沒截）也下降了，這也比較正常面積增加減小或者大體不變都是有道理的。甚至?xí)r序單元也不一定就增加，比如部分邏輯前移了可能會省去一些寄存單元。由這里延伸，最近學(xué)習(xí)到的另外一點經(jīng)驗就是，我們不是經(jīng)常會在設(shè)計中調(diào)用DW ip嗎，當(dāng)DW的ip時序不滿足時既可以配置DW內(nèi)的打拍級數(shù)，也可以在其后面插入寄存器（比如我們手動加2拍寄存器），然后通過set_optimize_registers命令來優(yōu)化這個DW使其邏輯分散于這幾拍中完成。

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