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發(fā)表于 2020-9-29 15:33:25 | 只看該作者 |只看大圖 回帖獎(jiǎng)勵(lì) |正序?yàn)g覽 |閱讀模式
老師,我已經(jīng)針對(duì)第一版您給我的修改意見(jiàn)進(jìn)行了修改。這是第二版,還有10個(gè)連接性錯(cuò)誤不知道是哪里錯(cuò)了

2.pcb

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發(fā)表于 2020-9-30 14:41:07 | 只看該作者
凡億黃老師 發(fā)表于 2020-9-29 16:50
1、VSYS這個(gè)網(wǎng)絡(luò)單塊銅皮都沒(méi)有連接起來(lái),所以才會(huì)報(bào)錯(cuò),VCC_io這個(gè)網(wǎng)絡(luò)也是這樣。

2、這里銅皮給錯(cuò)網(wǎng)絡(luò) ...

VSYS這幾個(gè)銅皮要怎么連接呢?如果在芯片中間繞一圈連接起來(lái),中間就是死銅了
沙發(fā)
發(fā)表于 2020-9-29 16:50:12 | 只看該作者
1、VSYS這個(gè)網(wǎng)絡(luò)單塊銅皮都沒(méi)有連接起來(lái),所以才會(huì)報(bào)錯(cuò),VCC_io這個(gè)網(wǎng)絡(luò)也是這樣。

2、這里銅皮給錯(cuò)網(wǎng)絡(luò)了

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