3.5D封裝：2.5D和完全3D集成之間找到的平衡點(diǎn)

逍遙設(shè)計(jì)自動(dòng)化

引言
半導(dǎo)體行業(yè)不斷發(fā)展，不斷推動(dòng)芯片設(shè)計(jì)和制造的邊界。隨著逐漸接近傳統(tǒng)平面縮放的極限，先進(jìn)封裝技術(shù)正成為持續(xù)提升性能的關(guān)鍵推動(dòng)力。在這些技術(shù)中，3.5D封裝作為當(dāng)前2.5D解決方案和完全3D集成之間的折中方案，正在獲得廣泛關(guān)注。本文將探討3.5D封裝的概念、優(yōu)勢、挑戰(zhàn)以及對半導(dǎo)體設(shè)計(jì)未來的潛在影響[1]。

什么是3.5D封裝？
# x8 r$ d% ?& M3 D( v7 g2 b% ], X3.5D封裝是一種結(jié)合了2.5D和3D集成技術(shù)元素的混合方法。在3.5D配置中，邏輯chiplet垂直堆疊，然后與其他組件一起鍵合到共享基板上。這種方法在廣泛采用的2.5D技術(shù)和更復(fù)雜的完全3D-IC之間提供了一個(gè)中間地帶，而業(yè)界已經(jīng)努力將后者商業(yè)化近十年。
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2 E, ~, E7 @. {0 e. G6 a9 t: f圖1：三星的異構(gòu)集成路線圖，展示了封裝技術(shù)的演變。（來源：三星代工廠）

8 ~3 }9 o$ u4 }! i% Q7 _: |/ q3.5D封裝的主要優(yōu)勢

熱管理：通過在組件之間創(chuàng)建物理分隔，3.5D封裝有效解決了困擾更密集3D配置的熱耗散和噪聲問題。

增加SRAM集成：由于SRAM縮放落后于數(shù)字晶體管縮放，3.5D允許通過垂直堆疊chiplet將更多SRAM添加到高速設(shè)計(jì)中。這對于維持處理器緩存性能非常重要。

改善信號傳輸：減薄處理元件和內(nèi)存之間的接口縮短了信號需要傳輸?shù)木嚯x，與平面實(shí)現(xiàn)相比顯著提高了處理速度。

靈活性和可擴(kuò)展性：3.5D組件提供了更大的靈活性來添加額外的處理器核心，并通過允許已知良好的裸片單獨(dú)制造和測試來實(shí)現(xiàn)更高的良率。

異構(gòu)集成：這種方法使用不同制程節(jié)點(diǎn)制造的芯片可以組合在一起，優(yōu)化性能和成本。
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圖2：英特爾的3.5D封裝模型，展示了使用硅橋進(jìn)行芯片間互連的方式。（來源：英特爾）
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9 j5 [8 P$ o2 F實(shí)施策略
1 c& X& z. x  Q最常見的3.5D配置涉及將處理器堆疊在SRAM上。這種安排簡化了冷卻，因?yàn)楦呃�用率處理元件產(chǎn)生的熱量可以通過散熱器或液體冷卻來移除。減薄的基板允許信號傳輸更短的距離，減少了處理器和內(nèi)存之間數(shù)據(jù)移動(dòng)的功耗。

5 R( o& [9 q/ C6 p3 h有趣的是，SRAM不一定需要與先進(jìn)處理器處于相同的制程節(jié)點(diǎn)。這種靈活性有助于提高良率和可靠性。例如，三星提出了一個(gè)路線圖，顯示在不久的將來，2nm chiplet堆疊在4nm chiplet上，并計(jì)劃到2027年實(shí)現(xiàn)1.4nm chiplet堆疊在2nm chiplet上。

英特爾的3.5D技術(shù)方法涉及在帶有硅橋的基板上實(shí)現(xiàn)。這種方法以成本效益高的方式使用薄硅片來實(shí)現(xiàn)芯片間互連，包括堆疊芯片間互連。這種方法提供了硅密度和信號完整性性能的優(yōu)勢，而無需使用大型、昂貴的單片互連層。
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3 V. Q  O1 H" f$ {% ^圖3：當(dāng)前互連層技術(shù)支持高I/O數(shù)量和精細(xì)間距。（來源：日月光集團(tuán)）
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挑戰(zhàn)和持續(xù)發(fā)展
6 q/ W- Y- a. T9 R& `" T* q3.5D封裝提供了眾多優(yōu)勢，但也面臨著挑戰(zhàn)。一些關(guān)鍵的持續(xù)發(fā)展領(lǐng)域包括：

熱管理：盡管相比完全3D設(shè)計(jì)有所改善，但在3.5D組件中管理熱量仍然是一個(gè)重大挑戰(zhàn)。業(yè)界正在探索各種冷卻解決方案，包括浸沒式冷卻、局部液體冷卻和蒸汽室。

互連技術(shù)：隨著我們推動(dòng)更高的密度，業(yè)界正在向更精細(xì)的凸點(diǎn)間距解決方案和混合鍵合技術(shù)發(fā)展。目標(biāo)是實(shí)現(xiàn)25到20微米的凸點(diǎn)間距，混合鍵合可能實(shí)現(xiàn)小于10微米的間距。

共面性：在數(shù)千個(gè)微凸點(diǎn)上實(shí)現(xiàn)所需的平整度水平對傳統(tǒng)鍵合方法是一個(gè)重大挑戰(zhàn)。這正推動(dòng)人們對混合鍵合等替代方法產(chǎn)生興趣。

時(shí)序收斂：隨著在3.5D配置中添加更多元素，確保信號在正確的時(shí)間到達(dá)正確的位置變得越來越復(fù)雜。這需要復(fù)雜的熱感知和IR感知時(shí)序分析。

數(shù)據(jù)管理：設(shè)計(jì)和分析這些復(fù)雜系統(tǒng)所涉及的數(shù)據(jù)量正在爆炸性增長。有效處理這些數(shù)據(jù)并減少模擬和分析運(yùn)行時(shí)間是一個(gè)主要關(guān)注領(lǐng)域。

組裝復(fù)雜性：物理組裝這些器件涉及管理具有不同厚度和熱膨脹系數(shù)的各種裸片的熱、電和機(jī)械連接。這需要進(jìn)行密集的熱機(jī)械認(rèn)證工作。
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+ Z  j* c" |$ r- q2 b圖4：先進(jìn)封裝路線圖，說明互連技術(shù)的演變。（來源：安靠科技）

' [, G, ^+ E: T, [商業(yè)化的道路
3.5D封裝的最終目標(biāo)是實(shí)現(xiàn)芯片設(shè)計(jì)的"即插即用"方法，設(shè)計(jì)者可以從菜單中選擇chiplet，并迅速將連接到經(jīng)過驗(yàn)證的架構(gòu)中。雖然這一愿景可能需要數(shù)年時(shí)間才能完全實(shí)現(xiàn)，但可能在未來幾年內(nèi)看到商用chiplet出現(xiàn)在先進(jìn)設(shè)計(jì)中，從高帶寬內(nèi)存與定制處理器堆疊開始。

實(shí)現(xiàn)這一愿景需要在幾個(gè)關(guān)鍵領(lǐng)域取得進(jìn)展：

EDA工具：電子設(shè)計(jì)自動(dòng)化（EDA）工具需要發(fā)展以處理3.5D設(shè)計(jì)的復(fù)雜性。這包括同時(shí)考慮熱、信號完整性和功率完整性問題，以及改善IC設(shè)計(jì)師和封裝專家之間的協(xié)作。

工藝/組裝設(shè)計(jì)套件：3.5D工藝和組裝的標(biāo)準(zhǔn)化設(shè)計(jì)套件非常重要。這些可能會(huì)在代工廠和外包半導(dǎo)體組裝和測試（OSAT）提供商之間分配。

標(biāo)準(zhǔn)化：為可以預(yù)先構(gòu)建和預(yù)先測試的內(nèi)容設(shè)置現(xiàn)實(shí)的參數(shù)將是提高組裝速度和便利性的關(guān)鍵。像UCIe（通用chiplet互連快車）這樣的行業(yè)標(biāo)準(zhǔn)就是朝這個(gè)方向邁出的步伐。

工藝一致性：確保3.5D組裝各個(gè)步驟的工藝一致性非常重要。這需要為每個(gè)工藝步驟定義可接受的輸出，并開發(fā)實(shí)時(shí)優(yōu)化配方的方法，以保持結(jié)果在所需范圍內(nèi)。
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結(jié)論
) e1 R9 B  ?5 d5 n3.5D封裝代表了半導(dǎo)體集成的重要進(jìn)步，在3D-IC的性能優(yōu)勢和當(dāng)前2.5D解決方案的實(shí)用性之間提供了平衡。隨著業(yè)界趨向于這種方法，可以期待在設(shè)計(jì)工具、制造工藝和標(biāo)準(zhǔn)化努力方面的快速發(fā)展。
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在熱管理和互連技術(shù)等領(lǐng)域仍然存在挑戰(zhàn)，但3.5D封裝的潛在優(yōu)勢正在推動(dòng)大量投資和創(chuàng)新。隨著這些技術(shù)的成熟，有望在從高性能計(jì)算到人工智能等廣泛應(yīng)用中實(shí)現(xiàn)新的性能和功能水平。
6 e" [9 p! F) u/ r( W* X
' Z6 W$ b6 n7 Y4 H- T" j8 m) U$ t實(shí)現(xiàn)完全的3.5D封裝及其他更高集成的旅程將需要整個(gè)半導(dǎo)體生態(tài)系統(tǒng)的持續(xù)合作。從EDA供應(yīng)商到代工廠、OSAT和系統(tǒng)集成商，每個(gè)參與者在將這項(xiàng)技術(shù)推向市場方面都發(fā)揮著重要作用。隨著我們向前發(fā)展，3.5D封裝可能成為連接當(dāng)前技術(shù)與未來完全3D-IC的橋梁，開啟半導(dǎo)體創(chuàng)新的新時(shí)代。
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參考文獻(xiàn)
[1] E. Sperling, "3.5D: The Great Compromise," Semiconductor Engineering, Aug. 21, 2024.

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