高速PCB設(shè)計實戰(zhàn)攻略之DDR3

admin · 發(fā)表于 2018-10-31 14:40:16

高速pcb設(shè)計實戰(zhàn)攻略之DDR3

   本視頻教學(xué)以allegro1 6.6和IMX6為平臺，重點介紹DDR3內(nèi)存的設(shè)計思路，一共四顆DDR3,采用菊花鏈( Fly-By)的拓撲結(jié)構(gòu)。講解了DDR3設(shè)計的信號class分組，信號的同組同層布線、信號時序等長及常用規(guī)則注意事項，信號完整性、電源完整性的規(guī)劃等，讓學(xué)習(xí)者知其然知其所以然，DDR3的設(shè)計看_上去是很高大上的，但是只需要弄懂其中的幾個基本要點，也很簡單的。本視頻采用的8層板設(shè)計，也是大家學(xué)習(xí)多層板的利器。

   本視頻錄制是結(jié)合了工程師豐富的項目實戰(zhàn)經(jīng)驗，講述整個DDR3設(shè)計的思路以及各個PCB設(shè)計環(huán)節(jié)中的一些細節(jié)技巧，細節(jié)決定成敗，愿學(xué)習(xí)我們視頻的朋友們，多多注重我們視頻講解的布局思路、布線思路。處理細節(jié)，早日成就PCB高手!

   學(xué)習(xí)目標

      1、掌握PCB設(shè)計常用的設(shè)計技巧及熟悉PCB設(shè)計的整體流程
      2、掌握DDR3設(shè)計的知識要點
      3、掌握3W原則的PCB設(shè)計
      4、了解菊花鏈拓撲結(jié)構(gòu)及設(shè)計規(guī)則
      5、掌握蛇形等長走線

課程介紹

   1、原理圖簡單講解、網(wǎng)標輸出、錯誤解析
   2、DDR菊花鏈拓撲結(jié)構(gòu)布局分析
   3、疊層設(shè)置以及阻抗規(guī)則設(shè)置
   4、Fanout處理、Class設(shè)置、布線規(guī)劃
   5、DDR3數(shù)據(jù)線布線( 1 )
   6、DDR3數(shù)據(jù)線布線(2 )
   7、DDR3地址、控制線布線(1)
   8、DDR3地址、控制線布線(2)
   9、  電氣規(guī)則講解與規(guī)則設(shè)置
   10、DDR3數(shù)據(jù)線時序等長( 1 )
   11、DDR3數(shù)據(jù)線時序等長(2 )
   12、DDR3地址、控制線時序等長( 1 )
   13、DDR3地址、控制線時序等長(2 )
   14、地平面處理與電源平面分割
   15、后期絲印處理、文本添加、整板鋪地銅處理
   16、gerber文件輸出、貼片文件輸出

[size=17.1429px]DDR3的設(shè)計有著嚴格等長要求，歸結(jié)起來分為兩類（以64位的DDR3為例）：數(shù)據(jù) （DQ,DQS,DQM）：組內(nèi)等長，誤差控制在20MIL以內(nèi)，組間不需要考慮等長；地址、控制、時鐘信號：地址、控制信號以時鐘作參考，誤差控制在100MIL以內(nèi)，Address、Control與CLK歸為一組，因為Address、Control是以CLK的下降沿觸發(fā)的由DDR控制器輸出，DDR顆粒由CLK的上升沿鎖存Address、Control總線上的狀態(tài)，所以需要嚴格控制CLK與Address/Command、Control之間的時序關(guān)系，確保DDR顆粒能夠獲得足夠的建立和保持時間。

[size=17.1429px]關(guān)注等長的目的就是為了等時，繞等長時需要注意以下幾點：

確認芯片是否有Pin-delay,繞線時要確保Pin-delay開關(guān)已經(jīng)打開；
同組信號走在同層，保證不會因換層影響實際的等時；同樣的換層結(jié)構(gòu)，換層前后的等長要匹配，即時等長；不同層的傳播延時需要考慮，如走在表層與走在內(nèi)層，其傳播速度是不一樣的，所以在走線的時候需要考慮，表層走線盡量短，讓其差別盡量�。ㄟ@也是為什么Intel的很多GUIDE上面要求，表層的走線長度不超過250MIL等要求的原因）；
Z軸的延時：在嚴格要求的情況下，需要把Z軸的延時開關(guān)也打開，做等長時需要考慮（ALLEGRO中層疊需要設(shè)置好，Z軸延時才是對的）。
蛇形繞線時單線按3W，差分按5W繞線（W為線寬）。且保證各BUS信號組內(nèi)間距按3H，不同組組間間距為5H （H為到主參考平面間距），DQS和CLK 距離其他信號間距做到5H以上。

[size=17.1429px]而另一個核心重點便是電源處理。DDR3中有三類電源，它們是VDD（1.5V）、VTT（0.75V）、VREF（0.75V，包括VREFCA和VREFDQ）。

[size=17.1429px] 1. VDD（1.5V）電源是DDR3的核心電源，其引腳分布比較散，且電流相對會比較大，需要在電源平面分配一個區(qū)域給VDD（1.5V）；VDD的容差要求是5%，詳細在JEDEC里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性。

[size=17.1429px] 2. VTT電源，它不僅有嚴格的容差性，而且還有很大的瞬間電流；可以通過增加去耦電容來實現(xiàn)它的目標阻抗匹配；由于VTT是集中在終端的上拉電阻處，不是很分散，且對電流有一定的要求，在處理VTT電源時，一般是在元件面同層通過鋪銅直接連接，銅皮要有一定寬度（120MIl）。

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[size=17.1429px] 3.VREF電源，VREF要求更加嚴格的容差性，但是它承載的電流比較小。它不需要非常寬的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。DDR3的VERF電源已經(jīng)分為VREFCA和VREFDQ兩部分，且每個DDR3顆粒都有單獨的VREFCA和VREFDQ，因其相對比較獨立，電流也不大，布線處理時也建議用與器件同層的銅皮或走線直接連接，無須在電源平面層為其分配電源。注意鋪銅或走線時，要先經(jīng)過電容再接到芯片的電源引腳，不要從分壓電阻那里直接接到芯片的電源引腳。

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