Altium Designer PCB走線的等長誤差如何通過規(guī)則進行控制？

嘻嘻哈哈123 · 發(fā)表于 2021-1-20 13:55:26

Altium designer PCB走線的等長誤差如何通過規(guī)則進行控制？

答：在DDR的設計中，需要對數(shù)據(jù)線及地址線進行分組及等長來滿足時序匹配，通常DDR的數(shù)據(jù)線之間的長度誤差需要保證在50mil以內，地址線的長度誤差需要保證在100mil以內，如果靠手工去控制的話，難免會出現(xiàn)紕漏，那如何通過軟件的規(guī)則來進行約束呢？

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