PCI總線布線的特殊要求

每天都要努力

我們可以從下面的幾點(diǎn)來分析一下pci：

1 、首先，pci系統(tǒng)是一個(gè)同步時(shí)序的體統(tǒng)，而且是common clock方式進(jìn)行的。

2、 pci的電平特點(diǎn)是依靠發(fā)射信號(hào)疊加達(dá)到預(yù)期的電平設(shè)計(jì)。

3 、pci系統(tǒng)一般是多負(fù)載的情況，一個(gè)pci的橋片最多按照pci的規(guī)范可以帶6個(gè)負(fù)載（好像一般系統(tǒng)也不會(huì)操作5個(gè)）。

4、 pci的拓?fù)浣Y(jié)構(gòu)可以是菊花鏈等多種拓?fù)浣Y(jié)構(gòu)，選擇什么樣的拓?fù)浣Y(jié)構(gòu)需要根據(jù)系統(tǒng)的布局和仿真結(jié)果進(jìn)行設(shè)計(jì)。

5、 另外pci的ad信號(hào)線是雙向的，需要在布局和仿真的時(shí)候關(guān)注pci的slave和master之間的關(guān)系。

指導(dǎo)了上面的幾個(gè)問題我們可以根據(jù)pci規(guī)范以及pci的仿真結(jié)果大致得到下面的幾個(gè)約束：

1 、pci的各個(gè)時(shí)鐘之間的skew不要大于2ns。

2 、pci的flight time不要超過10ns（自己拿一個(gè)系統(tǒng)計(jì)算就知道為什么這樣規(guī)定了），這個(gè)是針對33m pci進(jìn)行越是的，這個(gè)延時(shí)只的信號(hào)從一個(gè)設(shè)備傳輸?shù)搅硪粋�(gè)設(shè)計(jì)后，經(jīng)過反射回到最初的芯片的傳輸延時(shí)，包括，pcb走線延時(shí)，和因?yàn)轵?qū)動(dòng)器buffer（包括拓?fù)洌┰斐傻男盘?hào)畸變的延時(shí)。

3、 pci的阻抗設(shè)計(jì)需要根據(jù)實(shí)際的系統(tǒng)進(jìn)行仿真決定，pci規(guī)范的推薦值在50－110ohm之間。

4 、需要考慮一些特殊的信號(hào)走線的延時(shí)，比如req＃。可以查一下規(guī)范我記著應(yīng)該有特殊的要求。

5 、pci規(guī)范上面規(guī)定的2.5"和1.5"的大小那是為了規(guī)范各個(gè)不同的pci廠家的規(guī)范進(jìn)行的。如果你在系統(tǒng)的板上面進(jìn)行設(shè)計(jì)，只要計(jì)算的時(shí)序滿足要求就可以了。

6 、如果存在pci的橋片，這些橋片一般都會(huì)通過pll或者dll的時(shí)鐘調(diào)節(jié)pci設(shè)計(jì)的setup和hold時(shí)間，這些時(shí)鐘的處理可以根據(jù)實(shí)際的芯片進(jìn)行調(diào)整，一般的要求是延時(shí)和pci clk的一樣，記住這里的延時(shí)不僅僅是指pcb走線的延時(shí)。

7 、如果你設(shè)計(jì)的是cpci系統(tǒng)，終端電阻是需要考慮的。大家如果有研究就會(huì)發(fā)現(xiàn)cpci系統(tǒng)的槽間距是有要求的，好像是0.8"，為什么？從時(shí)序和pci信號(hào)反射的角度考慮，而且需要仿真決定stub長度以及電阻的大小。

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