各位大佬，我這個(gè)問題出在哪

天字：一：號(hào)

module A2(
    input clk,
% L% B+ A( T) x    input [7:0] A,
( R6 B7 O$ w7 q0 }    input [7:0] B,
    output reg [15:0] F
* q" ~8 a9 v% W  Y* f2 `0 A3 ^7 W    );
    reg [7:0] P;
    reg [3:0] Cn=4'b1000;
    reg [7:0] Y;
4 l  f* D" w* y& f' A" P    reg C;
9 R; D2 h7 s5 S0 S! s    always @(posedge clk)begin
         if(Cn==4'b1000)
           begin
             P<=4'b0000;
7 v  C3 }: l% @9 x             Y<=B;
" k# P; N& B& v5 S3 X" G9 _             Cn<=Cn-1;
           end
         else if(Cn>=4'b0000)
           begin
             if(Y[0]==0)
% [; Z! h" w5 p; _4 _: A& J               begin
+ T) I1 Z- M& U& W! e                {P,Y}<={P,Y}>>1;
7 u- v3 L# q8 @. f               end
$ Z1 t7 Z3 C% s; K             else if(Y[0]==1)
               begin
                {C,P}<={C,P}+A;
2 Z* H% _" m0 ?- G1 u! j. E3 P                {C,P,Y}<={C,P,Y}>>1;
1 U/ P4 V' v, A, X+ `3 n3 F5 G               end
. n6 g  n2 j8 C             Cn<=Cn-1;
0 v$ k1 z/ O" Z1 h$ s           end
& m, G* I2 m, @- [         else
( ^% X8 R. q4 l* n. _8 T, s           begin
' i* s# x6 K! C             F<={P,Y};
5 f- ~+ n0 [* @8 G0 z) y# x1 G% J             Cn<=4'b1000;
           end
      end
endmodule

xiaozhubanna

一開始用組合邏輯電路寫的，老師讓我改成時(shí)序邏輯電路，改了之后板子一直不亮