fpga(verilog)實現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)cnn, 神經(jīng)網(wǎng)絡(luò)的weights如何存儲

QQ1641085143

問題：fpga實現(xiàn)cnn, 神經(jīng)網(wǎng)絡(luò)的weights如何存儲呢？
通過python訓(xùn)練好的網(wǎng)絡(luò)，網(wǎng)絡(luò)結(jié)構(gòu)確定。
本項目就是將確定的網(wǎng)絡(luò)通過fpga實現(xiàn)出來，實現(xiàn)的神經(jīng)網(wǎng)絡(luò)只管做推斷分類，不進行訓(xùn)練。
+ ]! ^; ?3 N: d4 w' i/ F' z訓(xùn)練好的網(wǎng)絡(luò)權(quán)值weights已經(jīng)確定，但是參數(shù)很多，光卷積層有兩萬多個參數(shù)，怎么讓它存在fpga里運算呢？

圣光之血

我自己的想法就是，把python的權(quán)值處理成coe文件存儲到rom中，
再讀取rom的值存到多個reg寄存器中，
然后計算的時候就直接把reg的值作為輸入。
想問一下有過這個經(jīng)驗的朋友有什么好的建議？
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12tian

看資源了  如果不大的話  直接存到rom就行  大的話就外置一個存儲器唄唄

雨情

在B站看到一個up主有講解：https://www.bilibili.com/video/BV13L411K7ma?spm_id_from=333.999.0.0