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發(fā)表于 2024-9-9 15:19:49 | 只看該作者 |只看大圖 回帖獎勵 |倒序?yàn)g覽 |閱讀模式
在學(xué)習(xí)17.4 版本的pcb設(shè)計(jì)時，為什么原理圖導(dǎo)入PCB網(wǎng)絡(luò)，就顯示X***？這不是需要先進(jìn)行Model Assi**ent才能生成嗎？
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發(fā)表于 2024-9-14 10:05:37 | 只看該作者
這樣應(yīng)該是你原理圖里面添加了屬性，導(dǎo)入pcb之后就有，你可以在pcb里面清除XNet的屬性

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