弟子計劃學員-方泊淋-DDR2模塊作業(yè)

花開伊人醉

DDR2模塊作業(yè)心得：
1.對于布局每11根線盡量走在同一層
  （DO~D7,DQM0,DQS0_N和DQS0_P）
  （D8~D15,DQM1,DQS1_N和DQS1_P）
   （D16~D23,DQM2,DQS2_N和DQS2_P）
   （D24~D31,DQM3,DQS3_N和DQS3_P）
2.信號線的間距嚴格滿足3W原則
3.數據線，地址線，時鐘線之間的距離滿足20mil或者3W
4.對于誤差范圍：差分誤差范圍控制在+/-5mil
                         數據線誤差范圍控制在+/-15mil
                         地址線誤差范圍控制在+/-100mil
5.對于SATA USB部分在布線之后要進行包地處理，避免信號干擾

花開伊人醉

對稱鋪銅，第三層鋪銅之后，第四層POWER層不知道應該怎么鋪

Kivy

這個是時鐘差分，請注意下  走差分線 并等長

Kivy

走線等長處理的時候 注意下 3W規(guī)則 在細節(jié)的部分 注意下

Kivy

這種尖岬銅皮  進行切除吧

Kivy

差分等長不滿足匹配的要求    請查看下 差分規(guī)范要求
PCB差分線規(guī)范/差分等長規(guī)范
http://souzf.cn/forum.php ... 10729&fromuid=2
(出處: PCB聯盟網)

Kivy

DDr和FLASH的走線進行干擾  存夸分割的現象 看能否隔離開來

Kivy

以上問題 請更新