高速差分過孔特性研究

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一博科技自媒體高速先生原創(chuàng)文 | 黃剛

% ]( F% c  `" j/ k- z! B8 }對于SI工程師而言，沒有什么事情比把PCB結構的仿真結果和測試結果擬合上更令他們感到開心的了。因為能做到這一步，說明了仿真的可靠性，進而可以通過仿真解決大部分的問題，這可謂是PCB行業(yè)的一大福音。

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$ E) a" S& D$ K/ `這也是我們高速先生一直以來的夢想，仿測擬合，雖然只是很簡單的四個字，但是需要包含的理論知識，軟件使用以及測試方法卻需要很長時間的積累。高速先生也在這方面一直在做深入的研究，發(fā)現這的確是一個苦差事。剛好今年的文章中就有一篇講得比較透徹的仿真測試擬合的案例，下面我們一起來看看。

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. ?* [" I/ W! C+ ^0 y0 n" a: d+ T4 F題目有點長，但是也很容易理解，講的就是對差分過孔的分析，分析的方法就是通過仿真和測試進行擬合。

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大家可能覺得無非就是一對過孔嘛，會3D仿真的人不用半天就能把它建模出來，測試嘛，投一塊測試板，然后把這對孔做上去，通過網絡分析儀一測不就OK了嗎。恩，總體思路的確是這樣，但是隨著文章的深入你會發(fā)現就有一些因素實際上很難去把控。


文章的開場白，首先是對過孔的特性進行一番介紹，例如過孔的危害是怎么樣的，會影響阻抗啦，會減緩上升時間之類。
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然后給出的總體思路與大家的不謀而合，你會發(fā)現除了我們上面說到的那幾個核心步驟之外，還多了一些有的朋友可能沒聽過的步驟，例如de-skew、de-embedding等等，這都是測試中會遇到的專業(yè)術語，我們這里先不講，賣個關子哈。
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本文需要進行仿真測試對比的是一對從L7層換到L16層的過孔，通過做一根L7層和L16層的走線把兩邊去嵌掉，得到我們所關心的過孔結構參數。

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! B* g* F2 L: I: N" h在去嵌之前，作者先用網分測試出上面三個結構的參數，結果似乎有點奇怪。為什么L16層的走線損耗差得那么厲害，甚至比多一對孔的L7轉L16的結構還差呢？這說不過去��！


/ x$ G6 t4 x1 G, Y( n. [3 y9 h當作者看到上面結果的模態(tài)轉換也是L16層比較差的時候，大概知道了原因，肯定是由于這對差分線的P和N之間有延時差，也就是skew造成的。然后立馬把L7和L16的走線的P和N單端線的延時拿出來一比，果然證實了這一點。L16層的P和N的延時非常的大，因此造成了損耗在高頻的急劇下降。


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  @9 K# m7 Z. M7 s2 C6 O9 h+ ~如果大家沒注意這一點，直接拿來去嵌的話會怎么樣呢？很可能會得到一個錯誤的S參數，高于0dB。


為什么P和N會有那么大的skew？主要原因還是由于玻纖效應的影響。L7層和L16層其實都遇到了玻纖效應，只不過程度不同而已，這也從側面說明了玻纖效應的概率性。



! J$ c! v2 j- r% O如同前文所說，如果我們就這樣去嵌的話，得到了所謂過孔的結果就是下圖這樣的。



那我們應該怎么辦呢？難道需要重新再投一板測試板？先不用哈，我們看看能不能在當前測試數據的情況下做一些優(yōu)化，把skew給去掉，也就是de-skew了。
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這是本文最核心的內容，也是最難理解的一步。它通過損耗與相位之間的公式，從中反推出相位差，然后通過補償的方式把兩邊的skew抹平。
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! z8 V9 U2 H- `+ ]6 p! ~# a& U7 S完成這一步運算之后，再來看優(yōu)化后的測試數據，就會發(fā)現，skew的影響基本沒有了。
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優(yōu)化后的損耗測試結果就和我們預期的比較吻合了。

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這個時候再去通過相關去嵌軟件，就能真正的進行去嵌，得到過孔的真實參數。

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. G9 j- @6 E2 I  u5 ?8 }有了測試結果，后面就要進行仿真了。仿真相對難度小一點，通過對過孔的幾個參數進行掃描，考慮一定的加工誤差之后，就能確定一組加工后的參數值，從而使過孔的仿真結果和測試結果達到基本的吻合了。
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  o& H$ ^2 G% ?1 l# R; ]2 N: a
' O, t, x" v* E$ [# c, T) N4 V好，篇幅關系，本文的主要內容就和大家分享到這里了。
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