這段VHDL代碼該怎么改？（小白一枚）

MC夜雨冷風(fēng)

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
+ B, n" F- z# I2 y, r8 Qentity control is
port(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18,Q19:in std_logic;  
     A1,A2,A3,B1,B2,B3,C1,C2,C3,D1,D2,D3 :out std_logic);
9 }( [1 H* t5 j+ Zend control;
, H9 `- e/ L1 R  ^' U) {architecture turn of control is
signal ai,bi,ci,ei,fi,gi,hi:integer range 0 to 9;
- K* |, C9 q" Q2 F3 psignal di:integer range 0 to 10000000;
signal temp_out1  : std_logic_vector(3 downto 0);
signal temp_out2  : std_logic_vector(3 downto 0);
; e! D& d) J5 d. X# u4 M3 usignal temp_out3  : std_logic_vector(3 downto 0);
7 o" V/ W) ~3 h+ {5 S5 x5 ?4 j' Kbegin
di<=Q0+Q1*2+Q2*4+Q3*8+Q4*16+Q5*32+Q6*64+Q7*128+Q8*256+Q9*512+Q10*1024+Q11*2048+Q12*4096+Q13*8192+Q14*216384+Q15*32768+Q16*65536+Q17*131072+Q18*262144+Q19*524288;
--把Q0~Q19對(duì)應(yīng)的二進(jìn)制數(shù)轉(zhuǎn)成十進(jìn)制數(shù)，并賦給di
. q1 r4 w3 v0 Xprocess(di)
variable a,b,c,e,f,g,h:integer range 0 to 9;
' n1 ?: D4 K: ^$ Bbegin
a:=di rem 10;
5 z/ `; s" m/ L, t! o0 a( db:=(di-a)/10 rem 10;
c:=(di-a-b*10)/100 rem 10;
2 P1 b4 Q3 M" o  A( ne:=(di-a-b*10-c*100)/1000 rem 10;
; L5 e5 |$ P7 l* ]( |5 U$ rf:=(di-a-b*10-c*100)/1000 rem 10;
g:=(di-a-b*10-c*100-e*1000)/10000 rem 10;
h:=(di-a-b*10-c*100-e*1000-f*10000)/100000 rem 10;
% `5 Y6 [4 P: |2 b4 `0 e7 mai<=a;
bi<=b;
ci<=c;
ei<=e;
fi<=f;
gi<=g;
% {7 a& B  T, e+ fhi<=h;
end process;--把di各數(shù)位的數(shù)字分別賦給ai~hi（個(gè)位~百萬(wàn)位）
2 h" }  l- Q+ k& z& f  j5 jprocess(ai,bi,ci,ei,fi,gi,hi)
variable a1,a2,a3,b1,b2,b3,c1,c2,c3,d1,d2,d3:integer range 0 to 1;
( h/ k  q0 ~0 oBegin
( P- }' j: [& hIf (di>990000) then
' ?8 T9 w4 W* q1 w! G  P  temp_out1 <="0000";
, J" w- R6 H, a% f5 u, v% P$ C  temp_out2 <="0000";
% N4 W$ L" S5 w' i. F$ {! o  temp_out3 <="0000";
elsif (hi>0) then
temp_out1 <=CONV_STD_LOGIC_VECTOR(hi,4) ; --把hi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
temp_out2 <=CONV_STD_LOGIC_VECTOR(gi,4); --把gi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
# r# I& Q' T' H0 o) L temp_out3 <="0101";
elsif (gi>0) then
) Q/ P- z2 C/ N# `8 _3 J* R3 ~3 S   temp_out1 <=CONV_STD_LOGIC_VECTOR(gi,4);
temp_out2 <=CONV_STD_LOGIC_VECTOR(fi,4);
temp_out3 <="0100";
7 [. e. r+ f. k  `7 l% @elsif (fi>0) then
     temp_out1 <=CONV_STD_LOGIC_VECTOR(fi,4);
. o9 E! R6 V( \5 z2 h, a temp_out2 <=CONV_STD_LOGIC_VECTOR(ei,4);
3 v1 f& ], W" f1 | temp_out3 <="0011";
% C% m' I0 c( R, C% Celsif (ei>0) then
. t" D$ s5 C; x+ H      temp_out1 <=CONV_STD_LOGIC_VECTOR(ei,4);
5 B8 a" y7 e8 x* {" l    temp_out2 <=CONV_STD_LOGIC_VECTOR(ci,4);
0 `' \' j6 E. F7 I) a& H: C    temp_out3 <="0010";
   elsif (ci>0) then
+ h- d7 N* \, h* N' l" ^       temp_out1 <=CONV_STD_LOGIC_VECTOR(ci,4);
: P/ @6 o/ K' l' e% z! D     temp_out2 <=CONV_STD_LOGIC_VECTOR(bi,4);
     temp_out3 <="0001";
    else
& f( ~) ~6 r) i7 D- f, u2 l0 F' t( r     temp_out1 <="0000";
0 j0 N, z+ V1 Y5 ^     temp_out2 <="0000";
     temp_out3 <="0000";
end if ;
  A1 <=temp_out1(0);
  f; p' l/ h3 N" O2 R5 \  B1 <=temp_out1(1);
  C1 <=temp_out1(2);
2 R  T! c+ }8 {  r  X  D1 <=temp_out1(3);                 --第一片數(shù)碼管的控制端CD4511的輸入
. k$ }( D: H) S8 n5 ]  A2 <=temp_out2(0);
  B2 <=temp_out2(1);
  C2 <=temp_out2(2);
  D2 <=temp_out2(3);                  --第二片數(shù)碼管的控制端CD4511的輸入
  A3 <=temp_out3(0);
. A7 o3 _. w- s9 y1 {' ]" o  B3 <=temp_out3(1);
# P$ u( H, `; \  C3 <=temp_out3(2);
  D3 <=temp_out3(3);       --第三片數(shù)碼管的控制端CD4511的輸入
  end process;
# |- n- O; B+ n& N3 m  end turn;
#VHDL##FPGA#

# E: B! T' s/ Z/ D) ~! _1 T

" F% }/ A5 w) _1 g  q) R
7 s9 v# G9 B+ m, d; j1 I
2 V) ]( i. y* m$ J: }