這段VHDL代碼該怎么改？（小白一枚）

MC夜雨冷風(fēng)

library IEEE;
. y% N5 J7 T) Uuse IEEE.std_logic_1164.all;
4 n7 ]! o. o) _3 A+ o$ @use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
entity control is
$ m( W# i3 R  K  yport(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18,Q19:in std_logic;  
4 i( O& H3 D$ m, w& w     A1,A2,A3,B1,B2,B3,C1,C2,C3,D1,D2,D3 :out std_logic);
7 t8 X) X6 m# G) a7 Pend control;
! R. P/ `1 w& ~5 K$ |  @' O2 v4 karchitecture turn of control is
signal ai,bi,ci,ei,fi,gi,hi:integer range 0 to 9;
8 Y& J8 _% V& A4 Asignal di:integer range 0 to 10000000;
7 k# m: x+ w2 g, e' Ysignal temp_out1  : std_logic_vector(3 downto 0);
. t( w. U. s6 t. m8 osignal temp_out2  : std_logic_vector(3 downto 0);
signal temp_out3  : std_logic_vector(3 downto 0);
$ |5 m* i& X# H# O- tbegin
* R) G6 t) b! n% U5 l$ L% odi<=Q0+Q1*2+Q2*4+Q3*8+Q4*16+Q5*32+Q6*64+Q7*128+Q8*256+Q9*512+Q10*1024+Q11*2048+Q12*4096+Q13*8192+Q14*216384+Q15*32768+Q16*65536+Q17*131072+Q18*262144+Q19*524288;
, o5 u; }# {# i--把Q0~Q19對(duì)應(yīng)的二進(jìn)制數(shù)轉(zhuǎn)成十進(jìn)制數(shù)，并賦給di
! F( Y9 `+ j* _" ~5 n( e% j0 bprocess(di)
7 _. h+ G- F5 |variable a,b,c,e,f,g,h:integer range 0 to 9;
begin
a:=di rem 10;
b:=(di-a)/10 rem 10;
c:=(di-a-b*10)/100 rem 10;
e:=(di-a-b*10-c*100)/1000 rem 10;
f:=(di-a-b*10-c*100)/1000 rem 10;
, D1 ^3 e* g- R! _% P$ k4 Q) L- Z; Zg:=(di-a-b*10-c*100-e*1000)/10000 rem 10;
h:=(di-a-b*10-c*100-e*1000-f*10000)/100000 rem 10;
1 w; ?9 V4 f+ w( P* @! Wai<=a;
7 L( K4 V9 D9 k$ g8 N9 c' Ubi<=b;
4 k- }% P  M2 z/ }/ }  Tci<=c;
ei<=e;
fi<=f;
8 j% `  a2 e1 Q; j( n0 |' {gi<=g;
hi<=h;
( r, e6 d8 P" C5 F' {/ Dend process;--把di各數(shù)位的數(shù)字分別賦給ai~hi（個(gè)位~百萬位）
0 @0 c8 N5 e- z% Q# f1 gprocess(ai,bi,ci,ei,fi,gi,hi)
$ ^3 q3 E9 a$ R) ~" ]$ ivariable a1,a2,a3,b1,b2,b3,c1,c2,c3,d1,d2,d3:integer range 0 to 1;
Begin
/ A6 m* i& W' ~- z+ GIf (di>990000) then
& ]! [9 z& F, @8 [; C  temp_out1 <="0000";
% ^9 [3 C- z: z* f% ~6 v  temp_out2 <="0000";
+ v! A0 N+ N8 B5 R  temp_out3 <="0000";
elsif (hi>0) then
" X8 l% ~- A# \% e+ c2 h2 ~ temp_out1 <=CONV_STD_LOGIC_VECTOR(hi,4) ; --把hi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
temp_out2 <=CONV_STD_LOGIC_VECTOR(gi,4); --把gi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
temp_out3 <="0101";
elsif (gi>0) then
* L, j& q% c/ R0 k( o$ U+ E3 `   temp_out1 <=CONV_STD_LOGIC_VECTOR(gi,4);
" b$ n3 o2 d( U- y6 ~ temp_out2 <=CONV_STD_LOGIC_VECTOR(fi,4);
temp_out3 <="0100";
elsif (fi>0) then
) K$ O$ u& a. q) ]  k     temp_out1 <=CONV_STD_LOGIC_VECTOR(fi,4);
, H. |# o! V6 E# _& J temp_out2 <=CONV_STD_LOGIC_VECTOR(ei,4);
temp_out3 <="0011";
elsif (ei>0) then
      temp_out1 <=CONV_STD_LOGIC_VECTOR(ei,4);
7 }5 _  q  A9 {( L5 Y" F2 n    temp_out2 <=CONV_STD_LOGIC_VECTOR(ci,4);
9 @2 _, K- l- M0 K    temp_out3 <="0010";
! ?$ ]& N5 }, d; Z. s* M. V& d' F   elsif (ci>0) then
       temp_out1 <=CONV_STD_LOGIC_VECTOR(ci,4);
     temp_out2 <=CONV_STD_LOGIC_VECTOR(bi,4);
! [. P" y5 ?$ g( O  V     temp_out3 <="0001";
) i, Y2 b( e5 O% r5 O    else
     temp_out1 <="0000";
     temp_out2 <="0000";
     temp_out3 <="0000";
0 b0 \* P" C' o8 {3 u+ X" Rend if ;
  A1 <=temp_out1(0);
2 S3 a' A, r9 A, v6 V/ g! X  B1 <=temp_out1(1);
  C1 <=temp_out1(2);
  D1 <=temp_out1(3);                 --第一片數(shù)碼管的控制端CD4511的輸入
( P1 ?* P2 b% W" N  A2 <=temp_out2(0);
* w. T. p; h( _- I  B2 <=temp_out2(1);
& x, `, f; v1 g! ^" T4 v  C2 <=temp_out2(2);
; n# E% Z% h% c8 z. e# t  D2 <=temp_out2(3);                  --第二片數(shù)碼管的控制端CD4511的輸入
% F& J6 M0 V! z9 y+ S  A3 <=temp_out3(0);
  B3 <=temp_out3(1);
  C3 <=temp_out3(2);
  D3 <=temp_out3(3);       --第三片數(shù)碼管的控制端CD4511的輸入
  end process;
  end turn;
  F( C8 Z' B$ x$ H! x9 Q) s#VHDL##FPGA#
# O- m1 `1 |8 O
8 j, Y# k5 ~  S+ {7 N% E( N
! p, Z+ M8 a% R3 i: F