這段VHDL代碼該怎么改？（小白一枚）

MC夜雨冷風

library IEEE;
/ U  h& H6 H5 e. u) N5 w) Ruse IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
) y2 N' V, S9 q: Duse IEEE.std_logic_arith.all;
entity control is
4 ]! _- s3 z3 V; r3 c8 e" h7 f% zport(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18,Q19:in std_logic;  
+ M, v2 {* x% d  c     A1,A2,A3,B1,B2,B3,C1,C2,C3,D1,D2,D3 :out std_logic);
end control;
' B  O. w( Q7 S) u1 C1 Varchitecture turn of control is
signal ai,bi,ci,ei,fi,gi,hi:integer range 0 to 9;
" x- }1 n4 ?3 u/ i/ ]  ?signal di:integer range 0 to 10000000;
signal temp_out1  : std_logic_vector(3 downto 0);
signal temp_out2  : std_logic_vector(3 downto 0);
signal temp_out3  : std_logic_vector(3 downto 0);
8 P7 ?/ E; ]7 r$ Q. f& J; J; `3 Xbegin
di<=Q0+Q1*2+Q2*4+Q3*8+Q4*16+Q5*32+Q6*64+Q7*128+Q8*256+Q9*512+Q10*1024+Q11*2048+Q12*4096+Q13*8192+Q14*216384+Q15*32768+Q16*65536+Q17*131072+Q18*262144+Q19*524288;
--把Q0~Q19對應(yīng)的二進制數(shù)轉(zhuǎn)成十進制數(shù)，并賦給di
process(di)
2 V0 T3 k/ J* V+ i% t) Ovariable a,b,c,e,f,g,h:integer range 0 to 9;
begin
* ]5 p* ]7 P  P+ ~6 aa:=di rem 10;
- T# J6 v, q. N' r, v6 Q% T/ J4 ]$ Vb:=(di-a)/10 rem 10;
c:=(di-a-b*10)/100 rem 10;
e:=(di-a-b*10-c*100)/1000 rem 10;
& D; H( r- p+ a# n4 Nf:=(di-a-b*10-c*100)/1000 rem 10;
7 }# M, }* K6 P# |) Lg:=(di-a-b*10-c*100-e*1000)/10000 rem 10;
h:=(di-a-b*10-c*100-e*1000-f*10000)/100000 rem 10;
3 c% |1 C# q/ p- Rai<=a;
bi<=b;
ci<=c;
3 Z# ?/ ]- o# W# _ei<=e;
fi<=f;
gi<=g;
hi<=h;
- D6 F1 ]' s* ?/ f* kend process;--把di各數(shù)位的數(shù)字分別賦給ai~hi（個位~百萬位）
$ I3 ^2 K. m# j2 k& eprocess(ai,bi,ci,ei,fi,gi,hi)
  R7 y8 |5 c, Lvariable a1,a2,a3,b1,b2,b3,c1,c2,c3,d1,d2,d3:integer range 0 to 1;
, D% l% ~) P/ VBegin
' Z5 Y6 @. Q: ?0 v& N7 mIf (di>990000) then
  temp_out1 <="0000";
: t5 w0 [( {% _: E' ^  temp_out2 <="0000";
5 n4 z+ I3 P" }8 S# j* ]4 i  temp_out3 <="0000";
. h+ m0 V! r# Yelsif (hi>0) then
temp_out1 <=CONV_STD_LOGIC_VECTOR(hi,4) ; --把hi轉(zhuǎn)成二進制，并賦給temp_out1
! g5 |. e% C; a, { temp_out2 <=CONV_STD_LOGIC_VECTOR(gi,4); --把gi轉(zhuǎn)成二進制，并賦給temp_out1
. y* v1 {5 c& B4 d temp_out3 <="0101";
elsif (gi>0) then
9 k3 Z$ j' y6 o* U/ F0 f   temp_out1 <=CONV_STD_LOGIC_VECTOR(gi,4);
temp_out2 <=CONV_STD_LOGIC_VECTOR(fi,4);
3 K- C6 ~( v- i# a$ @; [/ X temp_out3 <="0100";
elsif (fi>0) then
     temp_out1 <=CONV_STD_LOGIC_VECTOR(fi,4);
temp_out2 <=CONV_STD_LOGIC_VECTOR(ei,4);
temp_out3 <="0011";
; t4 `$ k5 F+ L. zelsif (ei>0) then
/ O( ^/ P* y: f; g      temp_out1 <=CONV_STD_LOGIC_VECTOR(ei,4);
    temp_out2 <=CONV_STD_LOGIC_VECTOR(ci,4);
    temp_out3 <="0010";
   elsif (ci>0) then
3 [- v2 U, \) }: l& I+ [       temp_out1 <=CONV_STD_LOGIC_VECTOR(ci,4);
/ N, H) q$ r, Y& s$ Z  L% ?     temp_out2 <=CONV_STD_LOGIC_VECTOR(bi,4);
' {' l9 O8 V- j. z; J# r  S) C     temp_out3 <="0001";
    else
     temp_out1 <="0000";
' G- s- l! y9 G- u+ o4 h     temp_out2 <="0000";
     temp_out3 <="0000";
( X& n- d  T- A5 t  l/ a  hend if ;
  A1 <=temp_out1(0);
: E' E+ [5 B; r% y" f# N+ A  B1 <=temp_out1(1);
1 n1 I% M/ v* H: d4 ^* G( ], t( g+ U  C1 <=temp_out1(2);
( f& I7 ?/ k2 L( @  D1 <=temp_out1(3);                 --第一片數(shù)碼管的控制端CD4511的輸入
  A2 <=temp_out2(0);
  B2 <=temp_out2(1);
  C2 <=temp_out2(2);
7 l# k) O: l- @# |* P3 L  D2 <=temp_out2(3);                  --第二片數(shù)碼管的控制端CD4511的輸入
  A3 <=temp_out3(0);
  B3 <=temp_out3(1);
  C3 <=temp_out3(2);
  D3 <=temp_out3(3);       --第三片數(shù)碼管的控制端CD4511的輸入
  end process;
  end turn;
#VHDL##FPGA#
1 S7 B+ A% S% o3 I  S- X) g

. x5 x7 W  d8 ]' Z' U/ _  h) m( r. _
; z6 Z6 R8 D9 l5 K+ Q5 ]
/ v( q7 i- N7 u9 ?( F" K8 O. m
9 E* h) X) v( Y( Y% A( B7 s% b6 V