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[作業(yè)已審核] 弟子計劃-陳楠-DDR2 第二次提交

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發(fā)表于 2019-7-5 16:06:41 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
修改的地方：1.地址時鐘控制組里的時鐘差分線，單獨分成一個CLK的xsignals組,四根差分線等長誤差設(shè)置為100mil（+-50mil）；

2.對銅皮就行優(yōu)化，刪除了蛇形線里的細(xì)長鋪銅。
請老師審核。

弟子計劃DDR 陳楠 2019.7.5.PcbDoc

5.58 MB, 下載次數(shù): 9, 下載積分: 聯(lián)盟幣 -5

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發(fā)表于 2019-7-6 14:53:29 | 只看該作者
鄭振宇_Kivy 發(fā)表于 2019-7-6 10:35
其他沒問題了  繼續(xù)下一個作業(yè)吧  周一給你發(fā)送

好的 謝謝老師。
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發(fā)表于 2019-7-6 10:35:15 | 只看該作者
其他沒問題了  繼續(xù)下一個作業(yè)吧  周一給你發(fā)送
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發(fā)表于 2019-7-6 10:34:35 | 只看該作者


DRC方面是否有檢查到位
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發(fā)表于 2019-7-6 10:30:30 | 只看該作者


對于一些狹長的 銅皮 要么刪除 要么連接上會好點
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