亂用“端接”，信號撲街

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作者：姜杰（一博科技自媒體高速先生團隊成員）
; X1 q% P  x3 j) X* c! F殘陽收盡最后一抹余暉，暮色四合，與天色一起暗淡下來的還有雷工的心情：因為自己信心滿滿設計的時鐘端接不僅沒有改善信號質量，反而拖了后腿。事情還要從高速先生最新的一期短視頻說起。
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話說，高速先生隊長果然魅力非凡，一個淺顯易懂的比喻就把端接的基本原理講解的清清楚楚（信號為什么會反射？要怎樣做好端接匹配之pcb設計十大誤區(qū)視頻鏈接）。
端接匹配的話題引起了雷工的興趣，看完視頻意猶未盡，自己還抽空把幾種常見的端接重新都學習了一遍。機會是留給有準備的人，雷工在隔天的layout設計中就遇到了表現(xiàn)的機會。
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數據速率為2400Mbps的DDR3信號，地址及時鐘走線拓撲為一拖四、fly-by。在處理差分時鐘的時候，雷工在原理圖上看到的除了端接電阻，還有一個并聯(lián)在差分信號P/N中間的電容。
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) D8 y$ U! U5 _  y如果這個電容早兩天出現(xiàn)，雷工估計還要糾結放在鏈路的哪個位置，可是，對于認真學過端接的他而言，這已經不再是問題，有端接電阻R，又出現(xiàn)電容C，可不就是終端RC端接嘛！明明需要放在一起，硬件攻城獅還要分開畫圖，簡直多此一舉，雷工毫不猶豫的把這個電容放在差分時鐘的末端。走線完成之后發(fā)給高速先生仿真，雷工洋洋自得，坐等PASS。

% d/ ~( D9 G5 {0 _# d高速先生帶來了一好一壞兩個消息，好消息是雷工設計的時鐘“端接”起了作用，雷工的笑容開始綻放；壞消息是，“端接”起了副作用，拖垮了時鐘信號，雷工的笑容僵在了臉上。于是出現(xiàn)了文章開頭那略顯傷感的一幕。
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" [& w5 y1 t1 c高速先生沒有讓雷工獨自凌亂，而是幫他仔細分析了問題。關鍵就在于雷工所謂的“端接電容”并非RC端接的一部分，其實，它的主要作用是通過減緩驅動信號的上升沿從而減小源端反射，應該靠近驅動芯片布局，通常用于驅動較強的芯片。所以，雷工需要做出的修改也很簡單，就是把該電容由末端調整至驅動端。關于這個電容，高速先生稱之為“差分電容”，之前也有專門的文章介紹過。（《DDR3系列之時鐘信號的差分電容，一般人我不告訴他！》文章鏈接）
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那么，雷工本來想用來炫技的RC端接正確的打開姿勢又是怎樣的呢？RC端接，又稱AC端接，常用于傳輸直流平衡信號的鏈路。對于單端信號，RC端接方式是在傳統(tǒng)的末端并聯(lián)端接的基礎上增加了一個電容，最大的優(yōu)點就是直流功耗較小，同時也會避免傳統(tǒng)并聯(lián)端接高電平被拉低或者低電平被抬高的現(xiàn)象。
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+ @1 K& f) y# ^+ Z對于差分信號的RC端接，通常是在T型端接的基礎上增加一個隔直流電容，有些設計也會把R2省掉。
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無論是單端信號，還是差分信號，RC端接中的“C”都是為了切斷直流通路，而雷工遇到的并聯(lián)在差分時鐘P/N中間的電容顯然不在此列。一番解釋之后，雷工豁然開朗，最終，按照仿真建議將差分電容從終端調整到驅動端，時鐘波形隨之改善，并滿足了SPEC要求。問題解決后，雷工心頭的陰霾一掃而空，反思這次教訓，理論沒吃透就貿然行事，結果鬧了笑話，更覺自己的進階之路任重而道遠。
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