Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板
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6 x. t+ `1 X2 u, r4 L
. E' J: t9 N" c- m前 言
8 {3 R6 ~9 q! r+ P! P
本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計的高端評估板，由核心板和評估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
  u$ A# H' i  i( a9 _9 }評估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評估與技術(shù)預(yù)研。
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- _3 n! }4 Y2 S8 j9 Z1 S4 F  V; E​
3 h4 i1 P8 p; g5 d' Z
+ B2 ^5 A) `0 H
$ s$ Z% G1 z. a, H圖1  TLK7-EVM評估板
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$ x  f/ e2 K' `$ b7 X; H, U開發(fā)案例主要包括：
l CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
* P& i3 N% U8 ~6 X' g* x7 _7 g9 ^l 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
8 M8 \8 y) b& sl AD9361軟件無線電案例
* {. P0 y' H9 vl UDP(10G)光口通信案例
$ w5 C* T* |* ]. m- R+ _l UDP(1G)光口通信案例
9 ?) @, v" u1 F/ h! }3 pl Aurora光口通信案例
l PCIe通信案例
8 ?5 V  s# K* o9 X" k' F/ l7 i2 t8 Ul 案例源碼、產(chǎn)品資料（用戶手冊、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload
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本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時支持基于OpenCL等框架對Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時間。
$ d# I. t2 ]. @4 X! u0 A+ y: [
! ~1 s) J. `  L; r" `
+ n4 \& Q7 X% ~. g7 ^% ~HLS基本開發(fā)流程如下：
(1) HLS工程新建/工程導(dǎo)入
(2) 編譯與仿真
) ]+ Y/ |# `6 G( U* T8 \+ r1 x(3) 綜合
(4) IP核封裝
(5) IP核測試

+ l& [* @4 D; y9 b* d; v
1 w* e) N9 U: `) a2 o+ D- `HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。


% w# B" B) O$ B: P3 N  g; w表1

hls_ip_demo # ^) N& b9 H& q$ y" [+ H	bin	IP核測試程序可執(zhí)行文件
	project ; u2 b9 a( j. S1 r	IP核測試程序Vivado工程 + r( j; {4 N' m/ F
vivado_hls 5 X7 M1 h6 l3 s	ip_package * n3 Q- \1 Q# ?% e	IP核
	poject . M1 o0 O7 J2 H& P7 X1 \- `7 I	solution1 ( t1 a0 B6 B6 p. e' W- a- ]5 _1 B3 W	仿真方案
		src 6 ^* r+ z' C6 R0 w; G	HLS工程源碼
		test_bench	HLS工程仿真程序或測試文件
		vivado_hls.app	HLS工程文件 & ~# P2 P+ s6 w) m. Z# ^6 z- z0 j6 a

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。
3 e$ x8 d" r7 W" Y, R# }
+ [% }6 _( J5 |: V6 Y- V
. b5 ]- H  ]$ Q2 f5 ~- D
7 _+ L& B# A$ D0 G, f& B
8 O0 Q/ U, G+ R7 o& D0 ^4 \0 ~: M& _ HLS工程導(dǎo)入
1 v# J2 J. @' ~! }
" G, x" ~/ R' h/ o5 f雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點擊“確定”導(dǎo)入HLS工程。


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圖2


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( L4 Z: d6 R& M. w5 y圖3

# j& ~- f3 d, L& @' c. J! ]
: U( F$ D) k: h​
圖4
" m( k" Q2 _6 e% _! o2 [亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。
7 q8 }0 P$ D) U1 {3 T+ w* h8 f

; m! N# {: a+ n+ T4 Y) ?" A
2 h0 r( ~3 V# u
綜合
1 Z+ b: v* X- e# i
6 @/ p# {4 h' E- |本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計，并生成綜合報告。
點擊界面右上角Synthesis返回至工程界面，然后點擊進(jìn)行綜合。
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7 _' M6 o$ U2 G% e& X/ N9 s, _( |1 {
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圖8


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; }0 g9 L$ @: \3 ?: W2 C
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圖9
2 z# X5 Y+ R# L3 z
1 V7 L  H0 o6 @8 \* G
$ l' {, I5 j2 d. X! [綜合完成后，報表文件將自動打開。
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" x; R# J- E! B+ @
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圖10
" \+ \0 v4 x; w1 e9 Z8 E
, o# K3 y3 v% v  ?/ p& ~! G3 F
通過報表文件可查看本設(shè)計的時延、資源占用等信息。


# ?. }$ @, ?" N​
& w5 P; g. w# S$ y

圖11


& X  e* |5 J% g9 Z編譯和仿真C代碼
, G' A: D  s2 S  M2 ]6 M8 V
仿真程序位于工程的test_bench目錄下，用于驗證src目錄下的HLS工程源碼。
導(dǎo)入HLS工程后，點擊(Run C Simulation)進(jìn)行編譯與仿真。
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# [% U. H: C0 @
0 r$ n9 S2 s5 Z2 U. c( B​
0 R2 q0 C) k. \6 v: d圖5
; c1 |$ [  B1 Z7 a
, R& J( {6 W# A
* I+ U' e7 ?& H6 Q3 Z/ H8 @彈出如下界面，勾選“Launch Debugger”，并點擊OK。


​
, K' P# U8 m% B0 E% z  Q: I. T圖6
$ o# m0 ^& A6 a8 ]0 F

/ J/ O; _0 Y5 T編譯完成后即可全速或單步運行仿真代碼。
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圖7
- J3 J' U! S0 E2 o8 |& M- R

) l. @6 T1 i  X* A: L' Q
) S9 n$ U6 n& C1 f9 Y: G4 D IP核測試

% C. ?3 n. K+ d6 c% Q進(jìn)入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測試的IP核。

7 e% F4 Q! |$ f7 w! Q3 ?  z
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, `* C0 y  b) k; u' S( w

圖17
如需自行導(dǎo)入IP核，請參考如下步驟。

% u; M1 Y, C9 u& O
（1） 請點擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點擊OK。
​


圖18
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: c6 V( U8 q  v9 l2 `! S圖19
/ a# Y: I/ m, N5 |8 r# T* R5 m（2） 右擊“User Repository”后點擊“Refresh Repository”，即可看到添加的IP核。
​

8 E- V' }! q' W2 E2 Q7 ?2 F
. ]. N! w) M0 M% D; C圖20
​
圖21

2 @  P( s* p& W# c4 \! N
（3） 如需添加Vivado自帶的IP核，點擊“Open Block Design”，在彈出的界面中點擊，并選擇所需IP核將其導(dǎo)入工程。

6 l) U! g- H1 d0 m
8 l( G+ L( Z4 ^0 R8 f2 O8 H5 I​


+ g/ z: |% K0 }2 v圖22
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0 X" ]8 j, s+ I1 |. X6 F圖23
8 z2 v" T0 B% q* m* d: @+ Z點擊Vivado界面左側(cè)的“Generate Bitstream”選項，在彈出的界面中點擊OK進(jìn)行IP核測試程序Vivado工程編譯。
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* e2 s& a9 S5 {$ j2 D+ ~# c+ Q; C3 q


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圖24
& t7 e) k! \$ d, {* p' ?
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圖25

. X; M) L) ?/ ~. W( e9 F4 `" `
  N# }9 R* {! i# U* \4 F- d7 ^" L7 G- ~% W編譯完成后，將會在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。


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* f( v7 b% h7 B! @% x; S' w/ P圖26

6 D8 d( E! q7 |) [! e
請參考基于Vivado的FPGA程序加載與固化手冊加載.bit格式可執(zhí)行文件，即可看到評估底板的LED2進(jìn)行閃爍。
IP核封裝

4 r$ h3 N, ^/ G' @綜合完成后，點擊生成IP核。
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- u6 c" R7 M; s. ?" t' }& O+ H6 y* ?4 ~
圖12


8 F4 l/ L+ n* A' J$ W5 H​
圖13
9 M6 N' t/ Y( L) m4 |​
圖14
運行完成后，將會在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
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7 ~& |7 j: B% I1 e4 z

! t( k7 W0 S* E$ i圖15
+ g: W2 J6 c- k+ L​
圖16


l 更多推薦
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2 G' j, v4 h% R) Y1 e6 b8 J圖27

8 J% ]0 I7 d  S- ~, n% `

地絮123

HLS的開發(fā)對于底層寫驅(qū)動的人的沖擊挺大

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