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嵌入式系統(tǒng)設(shè)計與應(yīng)用教學(xué)大綱_嵌入式系統(tǒng)中存儲器性能研究,
引言
存儲器的測試面臨兩方面的要求:較高失效類型覆蓋率,盡可能檢測出潛在的存儲器故障;較少的存儲器操作,以便縮短檢測時間。因此存儲器測試應(yīng)能夠在一定的測試時間內(nèi)得到可能的最佳故障覆蓋率。由于對存儲器進行物理檢測是不可能的,可行的辦法是將待測存儲器的訪存結(jié)果與認定無故障的存儲器的訪存結(jié)果做比較。從動態(tài)隨機存儲器的結(jié)構(gòu)和失效模型出發(fā),有針對地提出了用于檢測性能的數(shù)據(jù)和讀寫方式,實驗證明通過提出的檢測方法能夠有效地找出潛在的存儲器故障,從而能夠為嵌入式系統(tǒng)設(shè)計人員提供改善系統(tǒng)性能的方法和途徑。
1 DRAM的原理及失效模型
動態(tài)內(nèi)存的結(jié)構(gòu)和ROM及SRAM有較大的不同。圖1是動態(tài)內(nèi)存的總體結(jié)構(gòu)。內(nèi)存單元按照行、列組成陣列。地址首先分為行地址和列地址,行地址經(jīng)過譯碼器,選中一行內(nèi)存單元。列地址選擇數(shù)據(jù)輸出到數(shù)據(jù)輸出端。
圖2是內(nèi)存單元的結(jié)構(gòu)圖。動態(tài)內(nèi)存使用一個晶體管和一個電容來存儲一位數(shù)據(jù)。由于電容量很小,數(shù)據(jù)讀出消耗電容上存儲的電荷,讀取以后需要重新對電容充電。并且由于電容自身的漏電,動態(tài)內(nèi)存需要定期刷新。
圖3是讀寫控制電路示意圖。圖中顯示了讀取1位數(shù)據(jù)的過程。假設(shè)這個單元存儲的數(shù)據(jù)為“1”初始狀態(tài)(圖3(a)),電容電壓為V,數(shù)據(jù)線D和
電壓均為0.5 V,T1,T2,T3均截止。首先,T3導(dǎo)通,電容上的電荷使數(shù)據(jù)線D上電壓為0.5 V+a。放大器對信號放大,使得數(shù)據(jù)線D上電壓為V,
上電壓為0,讀出數(shù)據(jù)“1”(圖3(b)),同時對電容充電,電容電壓為V(圖3(c))。然后T3截止,T1,T2導(dǎo)通,數(shù)據(jù)線D,
上電壓恢復(fù)為0.5V。電路恢復(fù)初始狀態(tài)(圖3(d))。
假設(shè)存儲器實效僅僅被單元狀態(tài)的跳變所激活,即不考慮不改變狀態(tài)的寫操作時出現(xiàn)的失效。存儲器的失效模型可以表述為如下:
。1)粘滯實效(Stuck-at Faults,SF)。一個或多個存儲器單元固定為s,s∈(0,1),不因?qū)υ搯卧淖x寫而發(fā)生狀態(tài)的變化。
。2)組合實效(Coupling Faults,CF)。存儲器某些位的跳變導(dǎo)致其他位的邏輯值發(fā)生非預(yù)期的變化。組合失效的產(chǎn)生歸咎于單元物理上毗鄰所產(chǎn)生的分布電容或者是單元間的電流泄漏。2個存儲單元之間的組合失效稱雙組合實效。例如:對于單元j的一個0→1或是1→0的寫操作將會改變i單元的內(nèi)容,使之狀態(tài)翻轉(zhuǎn)。但是反之i單元的狀態(tài)改變并不一定也會對j產(chǎn)生影響。
(3)地址譯碼故障(Address Decoder Faults,AF)。有4種情況:某地址不能訪問任何單元;某單元無法被任何地址訪問;某地址可以同時訪問多個單元;某單元可被多個地址訪問到。
2 測試用數(shù)據(jù)
由前節(jié)討論可知,動態(tài)內(nèi)存除了內(nèi)存單元,還有地址譯碼器,選擇器,控制器,放大器等部件。為此針對不同的部件,設(shè)計了不同的數(shù)據(jù)和讀寫方式來進行測試。
2.1 普通數(shù)據(jù)
普通數(shù)據(jù)就是全“0”或者全“1”。寫入全“0”或者全“1”的數(shù)據(jù),然后讀取校驗,來驗證內(nèi)存單元是否正常工作。
2.2 棋盤數(shù)據(jù)
圖4表示了棋盤數(shù)據(jù)。在內(nèi)存單陣列中寫入如國際象棋棋盤一樣的數(shù)據(jù)。由于與每一位數(shù)據(jù)相鄰的數(shù)據(jù)都不一樣,棋盤數(shù)據(jù)可以用來檢測內(nèi)存單元間的泄漏。
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