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收藏！高速PCB電路設(shè)計(jì)10問(wèn)
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如何處理實(shí)際布線中的一些理論沖突的問(wèn)題？
; ]3 a2 c$ C5 ^3 {( D! o 基本上，將模/數(shù)地分割隔離是對(duì)的。要注意的是信號(hào)走線盡量不要跨過(guò)有分割的地方(moat)，還有不要讓電源和信號(hào)的回流電流路徑(returningcurrentpath)變太大。 P y8 k3 ~6 x1 g2 q; d. L! x
晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號(hào)，必須滿足loopgain與phase的規(guī)范。而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾，即使加groundguardtraces可能也無(wú)法完全隔離干擾。而且離的太遠(yuǎn)，地平面上的噪聲也會(huì)影響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進(jìn)可能靠近。 c% b. a* M& `2 F, y
確實(shí)高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferritebead，不能造成信號(hào)的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCB迭層的技巧來(lái)解決或減少EMI的問(wèn)題，如高速信號(hào)走內(nèi)層。最后才用電阻電容或ferritebead的方式，以降低對(duì)信號(hào)的傷害。
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如何解決高速信號(hào)的手工布線和自動(dòng)布線之間的矛盾？
+ n V2 [* e3 Y9 a9 J' _8 Q 現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來(lái)控制繞線方式及過(guò)孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對(duì)的走線間距等。這會(huì)影響到自動(dòng)布線出來(lái)的走線方式是否能符合設(shè)計(jì)者的想法。
1 g, v+ q7 ~1 e* J. c1 b+ x 另外，手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有絕對(duì)的關(guān)系。例如，走線的推擠能力，過(guò)孔的推擠能力，甚至走線對(duì)敷銅的推擠能力等等。所以，選擇一個(gè)繞線引擎能力強(qiáng)的布線器，才是解決之道。
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在高速pcb設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)如何分配？; R' S4 ?. I9 |4 J# G
一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離，因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dualstripline的結(jié)構(gòu)時(shí)。+ Y5 s6 s S$ C, u
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是否可以把電源平面上面的信號(hào)線使用微帶線模型計(jì)算特性阻抗？電源和地平面之間的信號(hào)是否可以使用帶狀線模型計(jì)算？
1 }0 ]9 h, N& d6 n8 Z8 J3 \ 是的，在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板：頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。% ^7 [0 j, z( m# q; S0 ?
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在高密度印制板上通過(guò)軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎？" A; s6 Y" Q" k: `* U
一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒(méi)辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)。當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。
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添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？
7 {: g3 g" M6 [3 h, G# x 至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定。基本上外加的測(cè)試點(diǎn)，不用在線既有的穿孔(viaorDIPpin)當(dāng)測(cè)試點(diǎn)�？赡芗釉谠诰�或是從在線拉一小段線出來(lái)。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。
( r' z; o d1 Z5 p4 `7 {* a, V- w" X 這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edgerate)有關(guān)。影響大小可透過(guò)仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。7 t8 i- j% J" u
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若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？
3 E% M1 t4 M; z& S( w; j+ |2 o; q 各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子(此為Kirchoffcurrentlaw)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。
+ ^6 Y9 g/ f4 m' R; I 另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來(lái)控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。
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! R+ P8 a: i: @: M 適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？
' s! v( ^3 u: o# Y 選擇PCB與外殼接地點(diǎn)選擇的原則是利用chassisground提供低阻抗的路徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassisground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。* H ]3 H' u5 O& F) u" R
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電路板DEBUG應(yīng)從那幾個(gè)方面著手？
' G: M7 b! H- n/ _4 E 就數(shù)字電路而言，首先先依序確定三件事情：
0 O/ Q8 D( Y- H+ | T! s; [ 確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需，有些多重電源的系統(tǒng)可能會(huì)要求某些電源之間起來(lái)的順序與快慢有某種規(guī)范;
# c. L* R5 J+ y 確認(rèn)所有時(shí)鐘信號(hào)頻率都工作正常且信號(hào)邊緣上沒(méi)有非單調(diào)(non-monotonic)的問(wèn)題;3 |2 a5 A3 B: c( i( f
確認(rèn)reset信號(hào)是否達(dá)到規(guī)范要求。
' ~0 O+ m* n& h 這些都正常的話，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號(hào)。接下來(lái)依照系統(tǒng)運(yùn)作原理與busprotocol來(lái)DEBUG。9 I* n9 a9 i: r8 K
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在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過(guò)細(xì)也使阻抗無(wú)法降低。
/ ]& \4 `2 b! E/ c 那么，在高速(>100MHz)高密度PCB設(shè)計(jì)中有何技巧？
1 P! W) [5 Z8 V4 w! t/ m0 i 在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalkinterference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signalintegrity)有很大的影響。以下提供幾個(gè)注意的地方：
4 v9 m( R0 U* E: @0 j: g' k 控制走線特性阻抗的連續(xù)與匹配。走線間距的大小。一般常看到的間距為兩倍線寬。可以透過(guò)仿真來(lái)知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。
0 }& o; Y$ w% |3 B e- Z 選擇適當(dāng)?shù)亩私臃绞�。避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。
2 G4 D9 `+ [/ Q4 F8 p( z 利用盲埋孔(blind/buriedvia)來(lái)增加走線面積。但是PCB板的制作成本會(huì)增加。在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長(zhǎng)，不過(guò)還是要盡量做到。
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