制作PCB板需注意的事項(xiàng)

中信華

　　制作PCB板需注意的事項(xiàng)
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+ n" s: j. z- t! Q3 ~9 T　　微電子領(lǐng)域的兩大難點(diǎn)在于高頻信號和微弱信號的處理,在這方面制作水平就顯得尤其重要,同樣的原理設(shè)計(jì),同樣的元器件,不同的人制作出來的就具有不同的結(jié)果,那么如何才能做出一塊好的板呢?根據(jù)我們以往的經(jīng)驗(yàn),想就以下幾方面談?wù)勛约旱目捶?
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　　一、要明確設(shè)計(jì)目標(biāo)
　　接受到一個設(shè)計(jì)任務(wù),首先要明確其設(shè)計(jì)目標(biāo),是普通的板、高頻板、小信號處理板還是既有高頻率又有小信號處理的板，如果是普通的板,只要做到布局布線合理整齊,機(jī)械尺寸準(zhǔn)確無誤即可,如有中負(fù)載線和長線,就要采用一定的手段進(jìn)行處理,減輕負(fù)載,長線要加強(qiáng)驅(qū)動,重點(diǎn)是防止長線反射。 當(dāng)板上有超過40MHz的信號線時，就要對這些信號線進(jìn)行特殊的考慮，比如線間串?dāng)_等問題。如果頻率更高一些，對布線的長度就有更嚴(yán)格的限制，根據(jù)分布參數(shù)的網(wǎng)絡(luò)理論，高速電路與其連線間的相互作用是決定性因素，在系統(tǒng)設(shè)計(jì)時不能忽略。隨著門傳輸速度的提高，在信號線上的反對將會相應(yīng)增加，相鄰信號線間的串?dāng)_將成正比地增加，通常高速電路的功耗和熱耗散也都很大，在做高速時應(yīng)引起足夠的重視。
5 x% j: g, C2 c　　當(dāng)板上有毫伏級甚至微伏級的微弱信號時，對這些信號線就需要特別的關(guān)照，小信號由于太微弱，非常容易受到其它強(qiáng)信號的干擾，屏蔽措施常常是必要的，否則將大大降低信噪比。以致于有用信號被噪聲淹沒，不能有效地提取出來。
& w, h! \% [0 Y$ x1 `6 `( t# D  q, y　　對板子的調(diào)測也要在設(shè)計(jì)階段加以考慮，測試點(diǎn)的物理位置，測試點(diǎn)的隔離等因素不可忽略，因?yàn)橛行┬⌒盘柡透哳l信號是不能直接把探頭加上去進(jìn)行測量的。
+ s/ N. M; y3 }$ v( k0 r, \　　此外還要考慮其他一些相關(guān)因素，如板子層數(shù)，采用元器件的封裝外形，板子的機(jī)械強(qiáng)度等。在做板子前，要做出對該設(shè)計(jì)的設(shè)計(jì)目標(biāo)心中有數(shù)。
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　　二、了解所用元器件的功能對布局布線的要求
　　我們知道，有些特殊元器件在布局布線時有特殊的要求，比如LOTI和APH所用的模擬信號放大器，模擬信號放大器對電源要求要平穩(wěn)、紋波小。模擬小信號部分要盡量遠(yuǎn)離功率器件。在OTI板上，小信號放大部分還專門加有屏蔽罩，把雜散的電磁干擾給屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工藝，功耗大發(fā)熱厲害，對散熱問題必須在布局時就必須進(jìn)行特殊考慮，若采用自然散熱，就要把GLINK芯片放在空氣流通比較順暢的地方，而且散出來的熱量還不能對其它芯片構(gòu)成大的影響。如果板子上裝有喇叭或其他大功率的器件，有可能對電源造成嚴(yán)重的污染這一點(diǎn)也應(yīng)引起足夠的重視.
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　　三、元器件布局的考慮
　　元器件的布局首先要考慮的一個因素就是電性能，把連線關(guān)系密切的元器件盡量放在一起，尤其對一些高速線，布局時就要使它盡可能地短，功率信號和小信號器件要分開。在滿足電路性能的前提下，還要考慮元器件擺放整齊、美觀，便于測試，板子的機(jī)械尺寸，插座的位置等也需認(rèn)真考慮。
　　高速系統(tǒng)中的接地和互連線上的傳輸延遲時間也是在系統(tǒng)設(shè)計(jì)時首先要考慮的因素。信號線上的傳輸時間對總的系統(tǒng)速度影響很大，特別是對高速的ECL電路，雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線（每30cm線長約有2ns的延遲量）帶來延遲時間的增加，可使系統(tǒng)速度大為降低.象移位寄存器，同步計(jì)數(shù)器這種同步工作部件最好放在同一塊插件板上，因?yàn)榈讲煌�插件板上的時鐘信號的傳輸延遲時間不相等，可能使移位寄存器產(chǎn)主錯誤，若不能放在一塊板上，則在同步是關(guān)鍵的地方，從公共時鐘源連到各插件板的時鐘線的長度必須相等。

　　四、對布線的考慮
　　隨著OTNI和星形光纖網(wǎng)的設(shè)計(jì)完成，以后會有更多的100MHz以上的具有高速信號線的板子需要設(shè)計(jì)，這里將介紹高速線的一些基本概念。

* e# a) ?. z! W; K2 E$ N　　1、傳輸線
# a% L& V  b0 i/ T* a* a8 u" O　　印制電路板上的任何一條“長”的信號通路都可以視為一種傳輸線。如果該線的傳輸延遲時間比信號上升時間短得多，那么信號上升期間所產(chǎn)主的反射都將被淹沒。不再呈現(xiàn)過沖、反沖和振鈴，對現(xiàn)時大多數(shù)的MOS電路來說，由于上升時間對線傳輸延遲時間之比大得多，所以走線可長以米計(jì)而無信號失真。而對于速度較快的邏輯電路，特別是超高速ECL
　　集成電路來說，由于邊沿速度的增快，若無其它措施，走線的長度必須大大縮短，以保持信號的完整性。
3 P9 i( ^  a$ R, J+ e　　有兩種方法能使高速電路在相對長的線上工作而無嚴(yán)重的波形失真，TTL對快速下降邊沿采用肖特基二極管箝位方法，使過沖量被箝制在比地電位低一個二極管壓降的電平上，這就減少了后面的反沖幅度，較慢的上升邊緣允許有過沖，但它被在電平“H”狀態(tài)下電路的相對高的輸出阻抗（50～80Ω）所衰減。此外，由于電平“H”狀態(tài)的抗擾度較大，使反沖問題并不十分突出，對HCT系列的器件，若采用肖特基二極管箝位和串聯(lián)電阻端接方法相結(jié)合，其改善的效果將會更加明顯。
　　當(dāng)沿信號線有扇出時，在較高的位速率和較快的邊沿速率下，上述介紹的TTL整形方法顯得有些不足。因?yàn)榫�中存在著反射波，它們在高位速率下將趨于合成，從而引起信號嚴(yán)重失真和抗干擾能力降低。因此，為了解決反射問題，在ECL系統(tǒng)中通常使用另外一種方法：線阻抗匹配法。用這種方法能使反射受到控制，信號的完整性得到保證。
　　嚴(yán)格他說，對于有較慢邊沿速度的常規(guī)TTL和CMOS器件來說，傳輸線并不是十分需要的.對有較快邊沿速度的高速ECL器件，傳輸線也不總是需要的。但是當(dāng)使用傳輸線時，它們具有能預(yù)測連線時延和通過阻抗匹配來控制反射和振蕩的優(yōu)點(diǎn)。1
　　決定是否采用傳輸線的基本因素有以下五個。它們是： （1）系統(tǒng)信號的沿速率， （2）連線距離 （3）容性負(fù)載(扇出的多少)， （4）電阻性負(fù)載（線的端接方式）； （5）允許的反沖和過沖百分比（交流抗擾度的降低程度）。

　　2、傳輸線的幾種類型
　　(1) 同軸電纜和雙絞線：它們經(jīng)常用在系統(tǒng)與系統(tǒng)之間的連接。同軸電纜的特性阻抗通常有50Ω和75Ω，雙絞線通常為110Ω。
　　(2) 印制板上的微帶線：微帶線是一根帶狀導(dǎo)(信號線)．與地平面之間用一種電介質(zhì)隔離開。如果線的厚度、寬度以及與地平面之間的距離是可控制的，則它的特性阻抗也是可以控制的。微帶線的特性阻抗Z0為：
% U/ e6 Q' ~- o; t4 V6 k　　式中：【Er為印制板介質(zhì)材料的相對介電常數(shù)；6為介電質(zhì)層的厚度；W為線的寬度；t為線的厚度；
　　單位長度微帶線的傳輸延遲時間，僅僅取決于介電常數(shù)而與線的寬度或間隔無關(guān)。
; Y& P7 M& T: z　　(3)印制板中的帶狀線
　　帶狀線是一條置于兩層導(dǎo)電平面之間的電介質(zhì)中間的銅帶線。如果線的厚度和寬度、介質(zhì)的介電常數(shù)以及兩層導(dǎo)電平面間的距離是可控的，那么線的特性阻抗也是可控的，帶狀線的特性阻抗乙為:
  ?* N7 D2 }' h0 D* ~　　式中：b是兩塊地線板間的距離；W為線的寬度；t為線的厚度；
　　同樣，單位長度帶狀線的傳輸延遲時間與線的寬度或間距是無關(guān)的；僅取決于所用介質(zhì)的相對介電常數(shù)。

　　3、端接傳輸線
0 c) S/ K% g" x  M　　在一條線的接收端用一個與線特性阻抗相等的電阻端接，則稱該傳輸線為并聯(lián)端接線。它主要是為了獲得最好的電性能，包括驅(qū)動分布負(fù)載而采用的。
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