這段VHDL代碼該怎么改？（小白一枚）

MC夜雨冷風(fēng)

library IEEE;
use IEEE.std_logic_1164.all;
, a1 R& B% ~& ~  k. |" euse IEEE.std_logic_unsigned.all;
& ?* s; m( a& {( quse IEEE.std_logic_arith.all;
entity control is
port(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18,Q19:in std_logic;  
1 e" _( `; Z8 N( @     A1,A2,A3,B1,B2,B3,C1,C2,C3,D1,D2,D3 :out std_logic);
+ B8 r4 }, M, |- xend control;
7 K; x5 Y* S- ^" q  K* p! i' yarchitecture turn of control is
+ M6 Z3 Z* b/ C- u, c1 csignal ai,bi,ci,ei,fi,gi,hi:integer range 0 to 9;
; M7 W. F; z6 t" Z. Q5 Z% G; [. q& esignal di:integer range 0 to 10000000;
signal temp_out1  : std_logic_vector(3 downto 0);
# {, {! y2 f9 n: t3 T/ M7 a+ M* Ssignal temp_out2  : std_logic_vector(3 downto 0);
signal temp_out3  : std_logic_vector(3 downto 0);
; z4 T: M' F4 `$ z8 pbegin
2 R7 X+ ^  G7 A9 xdi<=Q0+Q1*2+Q2*4+Q3*8+Q4*16+Q5*32+Q6*64+Q7*128+Q8*256+Q9*512+Q10*1024+Q11*2048+Q12*4096+Q13*8192+Q14*216384+Q15*32768+Q16*65536+Q17*131072+Q18*262144+Q19*524288;
* s  A; F" @' l, g% a. L- d--把Q0~Q19對(duì)應(yīng)的二進(jìn)制數(shù)轉(zhuǎn)成十進(jìn)制數(shù)，并賦給di
process(di)
variable a,b,c,e,f,g,h:integer range 0 to 9;
begin
8 Q6 ^7 X9 o; j  b. Xa:=di rem 10;
b:=(di-a)/10 rem 10;
c:=(di-a-b*10)/100 rem 10;
e:=(di-a-b*10-c*100)/1000 rem 10;
f:=(di-a-b*10-c*100)/1000 rem 10;
4 p1 f! x, a! M3 i+ t6 R& D" Yg:=(di-a-b*10-c*100-e*1000)/10000 rem 10;
+ Q% M! y% g8 A; p( C1 z* wh:=(di-a-b*10-c*100-e*1000-f*10000)/100000 rem 10;
8 E( Z5 k8 g( Y8 O) @' T" Fai<=a;
8 x* L' L0 H/ p8 W4 Gbi<=b;
ci<=c;
: R' ?" t; \  t" n  w" q7 _ei<=e;
3 J8 r& b% ?( X4 Y/ Gfi<=f;
gi<=g;
( _. G2 d0 x  `$ Q+ T, Mhi<=h;
end process;--把di各數(shù)位的數(shù)字分別賦給ai~hi（個(gè)位~百萬(wàn)位）
process(ai,bi,ci,ei,fi,gi,hi)
variable a1,a2,a3,b1,b2,b3,c1,c2,c3,d1,d2,d3:integer range 0 to 1;
Begin
5 p4 U4 x; K3 \, H8 AIf (di>990000) then
  temp_out1 <="0000";
  temp_out2 <="0000";
0 R) o" ^) M5 ?% B  temp_out3 <="0000";
elsif (hi>0) then
temp_out1 <=CONV_STD_LOGIC_VECTOR(hi,4) ; --把hi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
temp_out2 <=CONV_STD_LOGIC_VECTOR(gi,4); --把gi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
5 D* x4 V2 g8 I, [, x temp_out3 <="0101";
elsif (gi>0) then
   temp_out1 <=CONV_STD_LOGIC_VECTOR(gi,4);
temp_out2 <=CONV_STD_LOGIC_VECTOR(fi,4);
! b4 |; Z: ^4 S, o temp_out3 <="0100";
& e; S* r: A( n9 \) S3 [elsif (fi>0) then
* R3 e8 a! Q2 K     temp_out1 <=CONV_STD_LOGIC_VECTOR(fi,4);
* |# S1 Q# t# \9 N7 { temp_out2 <=CONV_STD_LOGIC_VECTOR(ei,4);
temp_out3 <="0011";
elsif (ei>0) then
' j+ {5 c# d: N- H( Q; p      temp_out1 <=CONV_STD_LOGIC_VECTOR(ei,4);
    temp_out2 <=CONV_STD_LOGIC_VECTOR(ci,4);
, }  w" Y5 j9 @- K. t  e    temp_out3 <="0010";
   elsif (ci>0) then
       temp_out1 <=CONV_STD_LOGIC_VECTOR(ci,4);
# T) n4 j1 ?8 S9 S* j* _( L' k     temp_out2 <=CONV_STD_LOGIC_VECTOR(bi,4);
     temp_out3 <="0001";
    else
     temp_out1 <="0000";
( u& s' \& f5 _0 }- [7 w     temp_out2 <="0000";
     temp_out3 <="0000";
0 v" w- h6 M6 ?, m* u# A! I  o7 N6 Oend if ;
  l9 D7 s9 |/ A$ K  }& l  A1 <=temp_out1(0);
  B1 <=temp_out1(1);
* E7 l: t8 B% A) G3 z* H5 J# _  C1 <=temp_out1(2);
  D1 <=temp_out1(3);                 --第一片數(shù)碼管的控制端CD4511的輸入
  A2 <=temp_out2(0);
  B2 <=temp_out2(1);
7 v+ G% G5 X5 [9 u9 |) ^9 i  C2 <=temp_out2(2);
) X, h  f& M/ {  D2 <=temp_out2(3);                  --第二片數(shù)碼管的控制端CD4511的輸入
, G* n! k  {- v% ^  A3 <=temp_out3(0);
  B3 <=temp_out3(1);
% H( B& b+ R/ U! A' ^- S  C3 <=temp_out3(2);
  D3 <=temp_out3(3);       --第三片數(shù)碼管的控制端CD4511的輸入
# \4 x8 d9 ]7 R  b/ u7 y4 O+ U  end process;
  end turn;
#VHDL##FPGA#
9 d9 [( x7 ]* U7 Q  Y

! D& Y$ A# O' ]' d' o) q
- V; Q3 i* H, z3 c, N