這段VHDL代碼該怎么改？（小白一枚）

MC夜雨冷風(fēng)

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
& q/ d. C2 I: vuse IEEE.std_logic_arith.all;
entity control is
port(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18,Q19:in std_logic;  
0 e; @- W) {# H7 U     A1,A2,A3,B1,B2,B3,C1,C2,C3,D1,D2,D3 :out std_logic);
end control;
! Y2 O  x3 C5 P- }& K9 a+ `8 ?/ garchitecture turn of control is
signal ai,bi,ci,ei,fi,gi,hi:integer range 0 to 9;
signal di:integer range 0 to 10000000;
+ W+ ~$ u1 M1 isignal temp_out1  : std_logic_vector(3 downto 0);
signal temp_out2  : std_logic_vector(3 downto 0);
" O" @2 R7 {" |* g# Rsignal temp_out3  : std_logic_vector(3 downto 0);
3 o0 {4 ?7 q) \6 X6 s: E8 Hbegin
di<=Q0+Q1*2+Q2*4+Q3*8+Q4*16+Q5*32+Q6*64+Q7*128+Q8*256+Q9*512+Q10*1024+Q11*2048+Q12*4096+Q13*8192+Q14*216384+Q15*32768+Q16*65536+Q17*131072+Q18*262144+Q19*524288;
--把Q0~Q19對(duì)應(yīng)的二進(jìn)制數(shù)轉(zhuǎn)成十進(jìn)制數(shù)，并賦給di
* T5 J1 M0 f5 Q$ Eprocess(di)
3 N- |1 V7 F% Xvariable a,b,c,e,f,g,h:integer range 0 to 9;
begin
* l7 \$ `: _0 Q7 V# j2 p+ Xa:=di rem 10;
b:=(di-a)/10 rem 10;
6 h. y: S& g0 |8 T7 }! P- [* T3 \* [c:=(di-a-b*10)/100 rem 10;
e:=(di-a-b*10-c*100)/1000 rem 10;
, K& W& k! U4 c( _f:=(di-a-b*10-c*100)/1000 rem 10;
g:=(di-a-b*10-c*100-e*1000)/10000 rem 10;
$ S) y. ^) Z2 K) O0 i/ fh:=(di-a-b*10-c*100-e*1000-f*10000)/100000 rem 10;
ai<=a;
: F3 b( m2 U) {7 k) O6 i8 G" gbi<=b;
ci<=c;
ei<=e;
fi<=f;
8 N' y1 h5 o1 ^. e4 R: i4 T4 B* v& @* wgi<=g;
& _" `) \6 M% t2 @hi<=h;
end process;--把di各數(shù)位的數(shù)字分別賦給ai~hi（個(gè)位~百萬(wàn)位）
& z5 P- v' ^4 J6 dprocess(ai,bi,ci,ei,fi,gi,hi)
2 P3 ?% P# f& _variable a1,a2,a3,b1,b2,b3,c1,c2,c3,d1,d2,d3:integer range 0 to 1;
Begin
( Y4 D+ u* C: f  KIf (di>990000) then
- e' j% x: ~- c, X& G! U* W  temp_out1 <="0000";
  temp_out2 <="0000";
  temp_out3 <="0000";
/ A* P) D8 e( u& O* V! Relsif (hi>0) then
temp_out1 <=CONV_STD_LOGIC_VECTOR(hi,4) ; --把hi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
- v$ S  s) C1 U" b& H% b7 D3 {7 o* e* e temp_out2 <=CONV_STD_LOGIC_VECTOR(gi,4); --把gi轉(zhuǎn)成二進(jìn)制，并賦給temp_out1
temp_out3 <="0101";
elsif (gi>0) then
   temp_out1 <=CONV_STD_LOGIC_VECTOR(gi,4);
temp_out2 <=CONV_STD_LOGIC_VECTOR(fi,4);
temp_out3 <="0100";
elsif (fi>0) then
     temp_out1 <=CONV_STD_LOGIC_VECTOR(fi,4);
7 C- n  g! q0 l+ y0 F5 ~; q8 E temp_out2 <=CONV_STD_LOGIC_VECTOR(ei,4);
& `1 J: ?2 \* e, T# L temp_out3 <="0011";
elsif (ei>0) then
      temp_out1 <=CONV_STD_LOGIC_VECTOR(ei,4);
    temp_out2 <=CONV_STD_LOGIC_VECTOR(ci,4);
    temp_out3 <="0010";
   elsif (ci>0) then
       temp_out1 <=CONV_STD_LOGIC_VECTOR(ci,4);
     temp_out2 <=CONV_STD_LOGIC_VECTOR(bi,4);
: R4 t2 h4 p' }" B     temp_out3 <="0001";
+ S: |0 u/ s1 U7 A  @" j    else
     temp_out1 <="0000";
     temp_out2 <="0000";
     temp_out3 <="0000";
end if ;
) g# t+ e: f0 x/ p+ d$ T  A1 <=temp_out1(0);
. t' U! Q% e. m& s  B1 <=temp_out1(1);
  C1 <=temp_out1(2);
7 D2 v9 s. D4 X/ v9 b: q  D1 <=temp_out1(3);                 --第一片數(shù)碼管的控制端CD4511的輸入
% f6 [, x& u1 i4 G9 X3 R. i  A2 <=temp_out2(0);
  B2 <=temp_out2(1);
  C2 <=temp_out2(2);
0 n, U: g; [9 L& X  w' |% [. Z  D2 <=temp_out2(3);                  --第二片數(shù)碼管的控制端CD4511的輸入
7 V2 H6 `. E5 s. O  A3 <=temp_out3(0);
  B3 <=temp_out3(1);
+ m  n! k6 o$ s4 j  X; S  C3 <=temp_out3(2);
2 F/ W* j% S& {/ G! x  D3 <=temp_out3(3);       --第三片數(shù)碼管的控制端CD4511的輸入
' \% k- [6 z7 r  end process;
  end turn;
#VHDL##FPGA#
* K% Y1 p+ X! F2 d/ R9 D* K



$ r9 V1 J% Y; |  C4 l% Q3 B2 u
6 I5 ^3 G3 X) D- c7 R: D- [