在PCB設(shè)計(jì)中有哪些要點(diǎn)？

admin

pcb設(shè)計(jì)在整個(gè)電路板中非常重要，它決定著整個(gè)pcb的基礎(chǔ)。本文總結(jié)了在PCB設(shè)計(jì)中一些需要注意的要點(diǎn)，以供參考。
    1、選擇PCB板材
9 R6 d5 o: t2 G9 E, k    選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損(dielectric loss)會(huì)對(duì)信號(hào)衰減 有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介 質(zhì)損在所設(shè)計(jì)的頻率是否合用。

    2、避免高頻干擾

6 e7 P7 i! x1 X8 z# z7 X& L" O    避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_ (Crosstalk)�？捎美�大高速信號(hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces 在模擬信號(hào)旁邊,還要注意數(shù)字地對(duì)模擬地的噪聲干擾。
/ Z4 b* h% g: }3 V$ C5 M7 c* E    3、解決信號(hào)的完整性問題
, _2 Z5 P3 b1 N+ ?5 n( Y    信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗 (output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。
    4、實(shí)現(xiàn)差分布線方式
7 w4 T  C& Z( K/ j4 I! h, M1 ^    差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距(此間距 由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走 在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side實(shí)現(xiàn)的方式較多。 ?
' W' E2 K" B4 R% N. F    5、在只有一個(gè)輸出端的時(shí)鐘信號(hào)線情況下，實(shí)現(xiàn)差分布線
2 l# k, \6 o4 v2 d7 q& b    要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí) 鐘信號(hào)是無法使用差分布線的。
    6、接收端差分線對(duì)間的匹配電阻
    接收端差分線對(duì)間的匹配電阻通常會(huì)加，其值應(yīng)等于差分阻抗的值。這樣信號(hào)品質(zhì)會(huì)好些。
    7、差分對(duì)的布線要靠近且平行
    對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷�且平行。所謂適當(dāng)?shù)目拷�是因�(yàn)檫@間距會(huì)影響到差分 阻抗(differential impedance)的值，此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐�保持差分阻抗的一致性。若兩線忽遠(yuǎn)忽近，差分阻抗就會(huì)不一致，就會(huì)影響信號(hào)完整性 (signal integrity)及時(shí)間延遲(timing delay)。
* x/ g: y# ~" C' q0 O    8、處理實(shí)際布線中的一些理論沖突的問題
    a. 基本上，將模/數(shù)地分割隔離是對(duì)的。要注意的是信號(hào)走線盡量不要跨過有分割的地方(moat)，還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。 ?
    b. 晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號(hào)，必須滿足loop gain與phase的規(guī)范，而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾，即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠(yuǎn)，平面上的噪聲也會(huì)影響正反饋振蕩電路。所以，一定要將 晶振和芯片的距離進(jìn)可能靠近。
! @# Q& a# V/ z. k7 z- G, y    c. 確實(shí)高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead，不能造成信號(hào)的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCB疊層的技 巧來解決或減少EMI的問題，如高速信號(hào)走內(nèi)層。最后才用電阻電容或ferrite bead的方式，以降低對(duì)信號(hào)的傷害。
    9、解決高速信號(hào)的手工布線和自動(dòng)布線之間的矛盾
& k6 F9 e& L8 y; ~4 I    現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對(duì)的走線間距等。這會(huì)影響到 自動(dòng)布線出來的走線方式是否能符合設(shè)計(jì)者的想法。另外，手動(dòng)調(diào)整布線的難易也與繞線 引擎的能力有絕對(duì)的關(guān)系。例如，走線的推擠能力，過孔的推擠能力，甚至走線對(duì)敷銅的推擠能力等等。所以，選擇一個(gè)繞線引擎能力強(qiáng)的布線器，才是解決之道。
5 k+ k* a5 B& ^$ [9 ]    來源：凡億PCB