深度解析Differential via（差分過孔）長度在工程應(yīng)用中對高速信號的影響

本文重點(diǎn)摘要：第一部分：介紹過孔結(jié)構(gòu)以及過孔阻抗的影響因素第二部分：走線過孔及BGA過孔隨長度變化怎么變化第三部分：連接器差分過孔隨過孔長度變化怎么變化第四部分：過孔參數(shù)選擇，實(shí)心、空心孔對信號影響
第一部分：過孔及影響過孔阻抗的因素隨著越來越多的設(shè)計(jì)轉(zhuǎn)向具有ps級邊沿速率的高速串行鏈路，通道中的任何阻抗不連續(xù)性都會對信號質(zhì)量產(chǎn)生不利影響。通道不連續(xù)性來自多個(gè)來源，必須仔細(xì)考慮每個(gè)來源。通道不連續(xù)性的一個(gè)常見被忽視的來源是信號過孔。Vias（過孔）可能會增加抖動（jitter）并減小眼圖（eye opening）的張開度，這可能導(dǎo)致接收器錯(cuò)誤地解析數(shù)據(jù)。
下圖顯示了高速串行鏈路中典型差分通孔的結(jié)構(gòu)。通孔由信號線Trace IN或Trace Out通孔的焊盤、用于層轉(zhuǎn)換的鉆孔、非功能焊盤（NFP或未使用的焊盤）和通孔反焊盤間隙組成。在這個(gè)通孔中，100Ω差分信號線進(jìn)入第1層的過孔并在第6層Trace Out，同時(shí)從第6層到電路板底部留下通孔殘樁，以及分別在第3層和第8層上的兩個(gè)非功能焊盤。

過孔可以表現(xiàn)為電容和/或電感不連續(xù)性。當(dāng)信號通過過孔時(shí)，這些電容和電感寄生會導(dǎo)致信號退化。下圖顯示了一個(gè)簡單的集總LC pi型電路來說明過孔電容和電感效應(yīng)。

公式1給出了通孔電容的經(jīng)驗(yàn)公式，公式2給出了通孔電感的經(jīng)驗(yàn)公式

εr是相對介電常數(shù)，D1是過孔焊盤的直徑，D2是反焊盤的直徑，T是PCB的厚度，h是過孔長度，d是過孔筒直徑。
過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時(shí)間， 降低了電路的速度， 電容值越小則影響越小。
過孔本身就存在寄生電感， 在高速數(shù)字電路的設(shè)計(jì)中， 過孔的寄生電感帶來的危害往往大于寄生電容的影響。過孔的寄生串聯(lián)電感會削弱旁路電容的作用， 減弱整個(gè)電源系統(tǒng)的濾波效用。
從式中可以看出， 過孔的直徑對電感的影響較小， 而對電感影響最大的是過孔的長度。
為了最小化公式1中通孔的電容效應(yīng)，使過孔焊盤的直徑變小，同時(shí)增加反焊盤的直徑。同樣，最小化公式2中過孔柱的長度以降低過孔的電感。
標(biāo)準(zhǔn)過孔的代表性等效電路模型如下圖所示。L1是進(jìn)入過孔的第1層上的微帶走線，L6是離開第6層上的過孔的帶狀線走線。當(dāng)信號通過過孔時(shí)，它遇到的每個(gè)過孔焊盤都會貢獻(xiàn)一些電容，而孔柱的每個(gè)部分都會增加電感。在這種情況下，Cpad1、Cpad3、Cpad6和Cpad8分別代表來自第1、3、6和8層上的通孔焊盤的電容貢獻(xiàn)。類似地，L13、L36和L68分別對從第1層到第3層、第3層到第6層以及第6層到第8層的孔柱部分的電感貢獻(xiàn)進(jìn)行建模。
L68和Cpad8的串聯(lián)組合代表第6層下面的通孔殘樁，俗稱Stub。當(dāng)信號通過過孔時(shí)，這些電容、電感和殘樁寄生會導(dǎo)致信號衰減。

雖然公式1和2不能直接應(yīng)用于這個(gè)等效模型，但最小化過孔電容和電感的技術(shù)仍然適用。為了進(jìn)一步理解這些參數(shù)單獨(dú)的貢獻(xiàn)，可以使用HFSS全波3D場模擬器來評估過孔的阻抗和s參數(shù)分布，并進(jìn)行相應(yīng)的優(yōu)化。這些優(yōu)化是理解公式1和2中描述的Cvia和Lvia的直接結(jié)果，包括以下內(nèi)容：
減小電容的方法可以通過：
1.減小過孔焊盤
2.去掉非功能焊盤
3.增大反焊盤

減小電感的方法可以通過：
1.消除或減小殘樁（Stub）
2.減小過孔長度并且背鉆（Backdrill）
3.增加回流地孔

因此，要優(yōu)化過孔的阻抗，通常我們只需要優(yōu)化對應(yīng)的電感值和電容值即可。不要忽略的是，過孔直徑影響了電感值，這也是設(shè)計(jì)過孔阻抗需要考慮的一個(gè)重要點(diǎn)。

根據(jù)以上的知識，似乎很容易就可以喊出以下的結(jié)論：
①減小過孔焊盤，電容減小，阻抗變大；
②減小過孔直徑，電感變大，阻抗變大；
③增大反焊盤，電容減小，阻抗變大；
④增大過孔長度，電感變大，阻抗變大；
⑤減小過孔殘樁，電容減小，電感減小，LC諧振減小，阻抗變大；

解釋①：D1減小，按照公式1代入C減小，那么脫離公式去理解，為什么焊盤減小，電容減��？焊盤減小，無非就是相對參考層的表面積減小，同時(shí)，距離增大，是不是電容C減小了。解釋②：d減小，按照公式2代入L增大，那么脫離公式去理解，為什么過孔直徑減小，電感增大？電感本身是和走線長度有關(guān)系的，也與回路電感相關(guān)。常識告訴我們越細(xì)越長的走線L越大，越短越粗的走線L越小，減小孔徑，過孔與回流路徑的距離增大，互感減小，回路電感增大，所以孔徑變細(xì)，L變大。
解釋③：D2增大，按照公式1代入C減小，那么脫離公式去理解，為什么反焊盤增大，電容減��？反焊盤增大，無非就是過孔與參考平面的距離增大，等效成平板電容d增大，那么是不是就是C減小了。解釋④：h增大，按照公式2代入L增大。這個(gè)與②一樣，就是長度增加，電感增加，很好理解。解釋⑤：減小stub，為什么阻抗變大。雖然減小stub，L和C都在變化，但最主要的還是減小的LC諧振，S21和S11都能得到改善，阻抗也會隨之變好。以上的內(nèi)容對于單孔都很好理解，然而，對于差分過孔，又會多引入一個(gè)變量，那就是差分過孔之間的間距。⑥增大過孔間距，電容減小，阻抗變大；解釋⑥：差分過孔間距增大后，PN之間的電容減小，阻抗增大。好了，鋪墊做完了，來到今天的正題。研究差分過孔長度在工程應(yīng)用中對高速信號的影響。
第二部分：普通走線差分過孔現(xiàn)在的PCIe5.0信號速率達(dá)到32Gbps，已然已經(jīng)普及到PC和服務(wù)器的各個(gè)平臺。為了用戶的擴(kuò)展需求，各類連接器也是遍布全板，MCIO、OCP、PCIe Slot、包括M.2、SSD也走PCIe協(xié)議。這么多信號要出來，不換層是不可能的。那么，這一類走線的中間層換層過孔姑且就先叫它普通走線差分過孔。
如果只記住第一部分的結(jié)論④：過孔越長，阻抗越大是沒用的，為什么？一個(gè)項(xiàng)目下來，板子多厚不光是硬件設(shè)計(jì)的事，還需要遵循結(jié)構(gòu)的要求，很多時(shí)候都是結(jié)構(gòu)占主導(dǎo)的，就是定死了板厚。你只能在這個(gè)板厚的基礎(chǔ)上設(shè)計(jì)層數(shù)，所以你不可能通過增加板厚來增加過孔長度。之前看到某些書只掃描通孔長度的影響，隨意改變板厚來說明過孔長度的影響，但是又不說清楚應(yīng)用中怎么實(shí)現(xiàn)，這種對于新人來說就不太友好。所以正確的方法應(yīng)該是需要研究出線在不同層的時(shí)候過孔阻抗的變化。無論你是在內(nèi)層的哪一層出線，免不了都有stub，需要背鉆，同樣是背鉆，是不是隨意走哪一層都一樣呢？那么我們固定stub為10mil，來分析是不是每一個(gè)內(nèi)層出線都一樣。
以一個(gè)20層板為例，選這個(gè)多層主要是因?yàn)閮?nèi)層多，這樣可以更直觀地看過孔長度的變化。

孔徑為10mil，焊盤18mil，反焊盤24mil，孔間距32mil，stub 10mil。短孔和?孔的阻抗是怎么樣的呢？是?樣的嗎？




VIA Wizard生成內(nèi)層的過孔模型


信號走線層分別為L3、L5、L7、L9、L12、L14、L16、L18。
全部跑完后在Circuit里面完成電路仿真，所有設(shè)置保持一樣。


接下來看阻抗結(jié)果

信號走線層從上至下分別為L3、L5、L7、L9、L12、L14、L16、L18，阻抗越來越小，說明VIA
Length越長，阻抗越小。
最小最大相差10歐姆，從結(jié)果可以得知，不是隨便哪一層都可以走如此高的信號。在這個(gè)數(shù)值下，差分85歐建議走在第五層。
第一部分第④條結(jié)論不是說增大過孔長度，電感變大，阻抗變大嗎？
為什么仿真的結(jié)果是反的？別急，這正是一些書中不會告訴你的秘密。
我們分析一下，這條結(jié)論針對單個(gè)過孔肯定成立，因?yàn)殡娙輿]變，電感在增加，阻抗肯定變大，書里說的也沒錯(cuò)哈。差分過孔還需要考慮兩個(gè)正負(fù)信號孔之間的互容。
當(dāng)PN孔間距較小時(shí)，即兩個(gè)孔柱之間的距離d值較小，隨著孔柱長度的增加，表面積也在增加，雖然電感也在增加，但是電感值L的增量比不過電容值C的增量。因此，盡管過孔長度增加，阻抗是在下降。
通過這個(gè)案例說明了什么？“書里都是騙人的”，要想不犯錯(cuò)，還是要自己動手驗(yàn)證驗(yàn)證。
剛才也說了，是當(dāng)PN孔間距較小時(shí)，才會出線過孔越長，阻抗越小。那么，當(dāng)PN孔間距較大時(shí)呢？
我們加大孔間距看看。




按照上面的方式，替換成新的S參數(shù)，重新仿真。




當(dāng)過孔孔半徑4mil，焊盤8mil，孔間距達(dá)到39.37mil時(shí)，可以看到隨著信號走線層從上至下分別為L3、L5、L7、L9、L12、L14、L16、L18，阻抗越來越大，說明VIA Length越長，阻抗越大。
對于100ohm阻抗的要求，可以選擇這個(gè)尺寸的過孔。
此時(shí)，BGA的過孔就是很好的例子。
那么，BGA里面的過孔，是否如我們所想，也是這個(gè)規(guī)律？
受限于BGA封裝的空間，而且需要背鉆，BGA的過孔只能選擇半徑4mil的孔，焊盤8mil，反焊盤12-13mil，基本上沒有可選的空間，限制死了。
把上面的操作再重復(fù)一遍





沒錯(cuò)，結(jié)論成立。當(dāng)孔間距足夠大時(shí)，電感的增量超過了電容的增量。此時(shí)便會重現(xiàn)過孔長度越長，阻抗越大的結(jié)論。
看到上面曲線，你可能有疑惑，為什么同一條阻抗曲線會曲線左邊高右邊低的情況，到底哪個(gè)點(diǎn)是過孔阻抗？
很簡單，做個(gè)驗(yàn)證，以L16層過孔為例。



不用多說，很清楚了吧。
第三部分：連接器差分過孔
高速信號四通八達(dá)，高速連接器也五花八門，不管怎么變化，都有一個(gè)共同的特點(diǎn)，那就是孔徑大。多大的孔呢？
以一款56Gbps的壓接連接器為例，信號孔德完成孔徑為0.24±0.04mm



下面再看一個(gè)實(shí)例
板厚3.4mm，18層板，厚度保持不變。L4層過孔長度約50mil，完成孔徑0.34mm、鉆頭0.45mm、焊盤單邊5mil（焊盤大小是完成孔徑單邊加5mil）、反焊盤36mil，去非功能焊盤。





信號走線層從上至下分別為L4、L6、L13、L15，阻抗越來越小，說明VIA Length越長，阻抗越小。
當(dāng)孔徑大了后，相對表面積在變大，電容增大，隨著長度的增加，電感的增量小于電容的增量，整體上依然呈現(xiàn)容性，所以對于連接器過孔而言，過孔長度越長，阻抗越小。
第四部分：過孔參數(shù)選擇
從SIWave導(dǎo)入HFSS中的過孔可以是空心的，而從3Dlayout導(dǎo)入的HFSS的就是實(shí)心的。經(jīng)�？吹接腥藛枺�能不能解決3DLayout導(dǎo)入的HFSS的實(shí)心的問題。
怎么解決不知道，哈哈。
但有沒有影響，驗(yàn)一下不就知道了。
5mil實(shí)心孔



5mil外徑電鍍20%，即成型孔4mil

或者50%

仿真結(jié)果一致。

說明孔壁鍍銅厚度不影響高速信號，電源除外。影響過孔阻抗的是鉆頭的大小，而不是鍍銅后的內(nèi)徑參數(shù)。
往期精彩回顧
探索TDR的神奇妙用：不止測試阻抗那么簡單
PCIe Gen5 Card金手指仿真與設(shè)計(jì)（下）
高速SerDes互連信號中長鏈路S參數(shù)提取的四種方法
仿真玻纖效應(yīng)的影響：時(shí)延、損耗和諧振
解讀USB協(xié)議，分析USB2.0/3.0走線長度對信號及使用的影響

ANSYS&ADS2023新版本嘗鮮，說說我踩的幾個(gè)坑