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引言
7 G. @% Y# q9 p" {% M隨著數(shù)據(jù)需求的持續(xù)增長,高性能計(jì)算(HPC)在高速以太網(wǎng)領(lǐng)域正在快速發(fā)展。這種增長加劇了網(wǎng)絡(luò)系統(tǒng)芯片(SoC)設(shè)計(jì)的復(fù)雜性,包括交換機(jī)、網(wǎng)絡(luò)接口卡、重定時(shí)器和可插拔模塊。帶寬密集型應(yīng)用正在從400G向800G,最終向1.6T以太網(wǎng)過渡。就SerDes數(shù)據(jù)速率而言,這種演進(jìn)意味著每通道從56G到112G再到224G的飛躍[1]。% A+ G& u* ^. n; p
7 O8 W. l4 X. t; d0 F3 q在56G SerDes出現(xiàn)之前,非歸零(NRZ)信號是主導(dǎo)的信號形式。NRZ使用編碼的二進(jìn)制數(shù)據(jù)作為一系列高低電平,中間沒有返回零電平。NRZ信號通常使用模擬線路,因?yàn)榫哂械脱舆t,非常適合高速應(yīng)用。8 I$ r& Z; i" b- l2 w, e
, p1 [- b8 H0 T5 w) j4 |, w* f然而,隨著數(shù)據(jù)速率持續(xù)上升,對更先進(jìn)的信號處理能力的需求也隨之增加。從56G到112G再到224G的SerDes設(shè)計(jì)中,數(shù)字線路開始占據(jù)主導(dǎo)地位。數(shù)字信號處理(DSP)線路使先進(jìn)的信號處理成為可能,如均衡、時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)以及自適應(yīng)均衡,這些技術(shù)在確保高速數(shù)據(jù)傳輸?shù)目煽啃苑矫姘l(fā)揮了關(guān)鍵作用。此外,對更低功耗和更小尺寸的追求導(dǎo)致數(shù)字SerDes線路被廣泛采用,因?yàn)檫@些線路消耗更少的功率,可以使用更小的晶體管實(shí)現(xiàn),有利于高密度集成。
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四電平脈沖幅度調(diào)制(PAM4)已經(jīng)成為高速通信系統(tǒng)首選的信號方法,因?yàn)槊總(gè)符號可以傳輸更多數(shù)據(jù),并具有更高的能量效率。然而,PAM4信號需要更復(fù)雜的信號處理技術(shù)來減輕信號退化和噪聲的影響,確保在接收端可靠地恢復(fù)傳輸?shù)男盘枴?br />
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圖1:112G及以上PAM4 DSP。說明了高速SerDes的PAM4 DSP系統(tǒng)的各個(gè)組成部分。0 S1 I0 L& U3 n/ H3 D6 o( I
5 Q, P! I% o v均衡技術(shù)
# Z, `3 H& z; y* [/ A8 s均衡在PAM4 SerDes DSP線路中發(fā)揮著重要作用。均衡線路補(bǔ)償由信道損傷如衰減、色散和串?dāng)_造成的信號退化。可以采用幾種方法實(shí)現(xiàn)PAM4均衡:前饋均衡(FFE):這種技術(shù)通過放大或衰減信號的特定頻率分量來補(bǔ)償信號退化。FFE使用線性濾波器實(shí)現(xiàn),該濾波器放大或衰減信號的高頻分量。FFE線路使用均衡器抽頭來調(diào)整濾波器系數(shù)。抽頭數(shù)量決定了濾波器的復(fù)雜性及其補(bǔ)償信道損傷的能力。雖然FFE可以有效地補(bǔ)償衰減、色散和串?dāng)_,但在減輕符號間干擾(ISI)方面效果不佳。判決反饋均衡(DFE):這種更先進(jìn)的均衡形式補(bǔ)償由ISI引起的信號退化,ISI是指前一個(gè)符號的信號能量干擾當(dāng)前符號而導(dǎo)致的失真現(xiàn)象。DFE通過從接收到的信號中減去估計(jì)的信號來消除ISI。DFE線路使用前饋和反饋抽頭來估計(jì)和消除ISI。反饋抽頭補(bǔ)償前一個(gè)符號造成的失真,而前饋抽頭補(bǔ)償當(dāng)前符號造成的失真。雖然DFE在減輕ISI方面很有效,但需要更復(fù)雜的線路。自適應(yīng)均衡:這種技術(shù)根據(jù)信道的特性自動調(diào)整均衡系數(shù)。自適應(yīng)均衡使用自適應(yīng)算法來估計(jì)信道特性并更新均衡系數(shù),以優(yōu)化信號質(zhì)量。自適應(yīng)均衡線路使用訓(xùn)練序列來估計(jì)信道響應(yīng)并調(diào)整均衡器系數(shù)。這種方法使線路能夠適應(yīng)變化的信道條件,在減輕各種信道損傷方面非常有效。
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3 r6 j T# g$ ?! V) i1 v時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)" b) x8 V% w# [5 ^% n3 C! b
時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)是PAM4 SerDes DSP線路的另一個(gè)關(guān)鍵功能。CDR線路從輸入數(shù)據(jù)流中提取時(shí)鐘信號,以在接收端同步數(shù)據(jù)。在PAM4中,由于信號轉(zhuǎn)換次數(shù)增加,時(shí)鐘提取過程變得更具挑戰(zhàn)性,使得難以區(qū)分時(shí)鐘和數(shù)據(jù)。PAM4 CDR可以使用兩種主要技術(shù):鎖相環(huán)(PLL):這種技術(shù)將振蕩器頻率鎖定到輸入信號的頻率。PLL測量輸入信號和振蕩器之間的相位差,并調(diào)整振蕩器頻率以匹配輸入信號的頻率。PLL線路使用壓控振蕩器(VCO)和相位頻率檢測器(PFD)來生成時(shí)鐘信號。在PAM4 SerDes中,基于PLL的CDR是更常見的選擇,因?yàn)榕c基于DLL的CDR相比,具有更好的噪聲魯棒性和抖動性能。延遲鎖定環(huán)(DLL):這種技術(shù)測量輸入信號和參考信號之間的時(shí)間差,并調(diào)整輸入信號的相位以與參考信號對齊。DLL線路使用延遲線和相位檢測器(PD)來生成時(shí)鐘信號。基于DLL的CDR在PAM4 SerDes中較少使用,因?yàn)閷υ肼暩舾,抖動性能也比基于PLL的CDR差。
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0 f) v" S: f, i) Q0 D% U( z先進(jìn)的DSP技術(shù)
/ G# p5 H/ U5 |1 d% C: A隨著數(shù)據(jù)速率持續(xù)增加,需要更先進(jìn)的DSP技術(shù)來維持?jǐn)U展距離上的信號完整性。最大似然序列檢測(MLSD)就是這樣一種技術(shù)。
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1 Q4 a- d, P; a2 l( J, s, ZMLSD是一種數(shù)字信號處理技術(shù),利用統(tǒng)計(jì)模型和概率理論從接收到的信號中估計(jì)傳輸?shù)臄?shù)據(jù)序列。通過生成所有可能的數(shù)據(jù)序列并將其與接收到的信號進(jìn)行比較,找出最可能的傳輸序列。MLSD算法使用信號和信道的統(tǒng)計(jì)特性來計(jì)算每個(gè)可能數(shù)據(jù)序列的似然度,選擇似然度最高的序列作為估計(jì)的傳輸數(shù)據(jù)序列。5 l. B7 [- l1 r7 j8 i% j
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圖2:MLSD的需求:40+ dB IL信道庫由224G SerDes均衡。此圖展示了MLSD在均衡224G SerDes高損耗信道中的重要性。" R" w+ |/ u6 }6 j- I
' Q4 A0 g8 K; u9 n7 f9 Q! a
雖然MLSD計(jì)算密集且需要大量處理能力和內(nèi)存,但在具有高噪聲、干擾和色散的信道中,可以顯著提高信號質(zhì)量和傳輸性能。' X5 N& k- A' t l" }, T* n
6 X; Z `8 C, l# hMLSD有幾種變體,包括:' K9 f( F& q9 }5 b# c% {2 \
Viterbi算法:這種流行的MLSD算法使用格狀圖生成所有可能的數(shù)據(jù)序列并找出最可能的序列。在具有中等噪聲和ISI的信道中,可以提供出色的性能,但在嚴(yán)重的信道條件下可能會遭受錯(cuò)誤傳播。判決反饋序列估計(jì)(DFSE):這種MLSD算法使用判決輸出的反饋來提高序列估計(jì)的準(zhǔn)確性。DFSE在具有高ISI和串?dāng)_的信道中可以提供比Viterbi算法更好的性能,但需要更復(fù)雜的線路和更高的處理能力。軟輸出MLSD:這種變體提供傳輸數(shù)據(jù)序列的概率估計(jì)。當(dāng)與前向糾錯(cuò)(FEC)技術(shù)(如低密度奇偶校驗(yàn)(LDPC))結(jié)合使用時(shí),可以顯著提高系統(tǒng)的糾錯(cuò)性能。3 L: V$ x) |; g* ^$ {5 `( u; j
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前向糾錯(cuò)技術(shù)* U( B+ P; d o
除了DSP方法外,前向糾錯(cuò)(FEC)技術(shù)在傳輸信號中添加冗余數(shù)據(jù),以在接收端檢測和糾正錯(cuò)誤。FEC是提高信號質(zhì)量和確?煽總鬏?shù)挠行Ъ夹g(shù)。PAM4 SerDes中常用的兩種FEC技術(shù)是:Reed-Solomon(RS):這種塊碼FEC技術(shù)在傳輸信號中添加冗余數(shù)據(jù)以檢測和糾正錯(cuò)誤。由于其簡單性、效率和強(qiáng)大的糾錯(cuò)能力,RS在PAM4 SerDes中被廣泛使用。低密度奇偶校驗(yàn)(LDPC):這種更先進(jìn)的FEC技術(shù)使用稀疏奇偶校驗(yàn)矩陣。LDPC可以提供出色的糾錯(cuò)性能,特別是與軟輸出MLSD結(jié)合使用時(shí)。
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224G SerDes的未來
3 \# l/ \' L: @! E- H9 G6 C4 M% m8 h隨著行業(yè)向224G SerDes發(fā)展,IEEE 802.3df工作組和光互聯(lián)論壇(OIF)聯(lián)盟都在關(guān)注224G接口的定義。為了實(shí)現(xiàn)224G,PAM4的模擬前端帶寬增加了2倍,或PAM6增加了1.5倍。這種進(jìn)步需要具有更高精度和更低噪聲的ADC。由于更高的奈奎斯特頻率導(dǎo)致額外的損耗,需要更強(qiáng)的均衡,F(xiàn)FE和DFE中需要更多的抽頭。% s8 }, V' b* I+ a+ M2 g9 S4 z( A
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MLSD先進(jìn)DSP將在224G時(shí)為信號質(zhì)量和傳輸性能提供顯著改進(jìn)。包括Viterbi算法、DFSE和軟輸出MLSD在內(nèi)的MLSD算法可用于提高序列估計(jì)的準(zhǔn)確性,并減輕噪聲、干擾和色散等信道損傷。然而,由于MLSD算法需要大量的處理能力和內(nèi)存,在選擇先進(jìn)DSP時(shí)需要仔細(xì)考慮,以在C2M和有線主機(jī)應(yīng)用中在性能、功耗和延遲之間取得平衡。. l2 ~; C0 v! F8 S& l
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結(jié)論
6 b& j' b& ?1 {2 L$ X9 M. p高速SerDes中均衡技術(shù)的演進(jìn)是由對更高數(shù)據(jù)速率的需求和克服信道損傷的需要驅(qū)動的。從簡單的NRZ信號到具有復(fù)雜DSP技術(shù)的先進(jìn)PAM4,該領(lǐng)域已經(jīng)取得了進(jìn)展。隨著向224G SerDes及更高速度發(fā)展,先進(jìn)均衡、CDR、MLSD和FEC技術(shù)的集成將在確保擴(kuò)展距離上的可靠高速數(shù)據(jù)傳輸方面發(fā)揮關(guān)鍵作用。
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參考文獻(xiàn), R, ~* T4 N% i
[1] M. Sanyal, "Evolution Of Equalization Techniques In High-Speed SerDes For Extended Reaches," Semiconductor Engineering, Jul. 20, 2023. [Online]. Available: https://semiengineering.com/evolution-of-equalization-techniques-in-high-speed-serdes-for-extended-reaches/8 Z; g+ q' d0 P
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