創(chuàng)龍TL665xF-EasyEVM開發(fā)板硬件說明書（4）

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18.SRIO接口SRIO由SRIO RX(J6)和SRIO TX(J7)組成（DSP端），以2個(gè)HDMI接口形式引出，支持4路數(shù)據(jù)傳輸，最高傳輸速率為5GBaud，硬件及引腳定義如下圖：

圖 53



圖 54


19.PCIe接口開發(fā)板引出了PCIe Gen2接口(J4)，2通道，編碼方案為8b/10b，總共64pin，主接口區(qū)42pin，單通道理論最高傳輸速率達(dá)5GBaud，總傳輸速率為5GBaud*8/10=8Gbit/s，硬件及引腳定義如下圖：


圖 55


圖 56

20.模式調(diào)試接口開發(fā)板J1為模式調(diào)試接口，采用2*5pin、2.54mm間距雙排針連接方式，主要用于復(fù)位、NMI等調(diào)試，硬件及引腳定義如下圖：

圖 57


圖 58

CORESEL0/CORESEL1：核心選擇管腳，用于選擇啟動(dòng)或者復(fù)位的核心。
LRESETZ：Warm Retset軟復(fù)位管腳。
LRESETNMIENZ：模式選擇使能管腳。
PORZ：上電復(fù)位管腳，用于上電時(shí)的復(fù)位行為。

21.XADC接口開發(fā)板引出了FPGA內(nèi)部XADC信號(CON13)，硬件及引腳定義如下圖：

圖 59


圖 60

22.SFP光纖接口SFP光纖接口由SFP1(CON14)和SFP2(CON19)組成（FPGA端），傳輸速率可高達(dá)5Gbit/s，硬件及引腳定義如下圖：

圖 61



圖 62 SFP1


圖 63 SFP2

23.BANK電壓開發(fā)板引出一個(gè)BANK電壓（J3，F(xiàn)PGA端），1.8V、2.5V以及3.3V可選，硬件及引腳定義如下圖：

圖 64


圖 65