Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板
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  y* _7 @, g4 U4 w. ?

7 s5 b2 x) Z& x# Y2 H0 A前 言

本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計(jì)的高端評估板，由核心板和評估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗(yàn)證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
評估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評估與技術(shù)預(yù)研。
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' b; Z: B/ j! U" k. M


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' H* b" E0 ~  J3 ~5 C2 X0 E8 p$ Y  ]
圖1  TLK7-EVM評估板
; y- T* R5 p* ]2 u

, {8 x. m# n! W8 J, r( `開發(fā)案例主要包括：
1 o  g+ Y( ]6 G/ P  fl CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
l 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
l AD9361軟件無線電案例
, L; c  s3 L: _% ^l UDP(10G)光口通信案例
. e. P9 v$ w* w/ O0 Y) _, j% Ol UDP(1G)光口通信案例
l Aurora光口通信案例
; p! W% }, I+ Xl PCIe通信案例
l 案例源碼、產(chǎn)品資料（用戶手冊、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload
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2 K7 }# c4 t( [" `% G
/ G, ]' m" y3 Q& @6 D6 N
7 F  _) o: x2 P
+ K! h1 ~! |' M9 g! v/ g; c3 K" G本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
3 R! h$ n- w% _# J: _+ MXilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時(shí)支持基于OpenCL等框架對Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時(shí)間。


HLS基本開發(fā)流程如下：
(1) HLS工程新建/工程導(dǎo)入
(2) 編譯與仿真
0 d. j6 s# O1 a. T(3) 綜合
! ~+ r4 L" b- f. G5 Q8 b(4) IP核封裝
(5) IP核測試

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HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。

* n% ?' o+ u5 r, I- ?! }' n
% B+ c7 ~; l( I" k, B表1

hls_ip_demo ' j$ I2 l3 |) }+ M! `5 a) [	bin	IP核測試程序可執(zhí)行文件
	project ; l- L0 M0 \# J. c! A	IP核測試程序Vivado工程
vivado_hls	ip_package ' w! L6 M& m0 ?* [	IP核
	poject $ L- f; r) L  i	solution1 # j& j/ _% w: w4 P3 C	仿真方案 6 Q0 i: `4 t4 b  W" s
		src	HLS工程源碼
		test_bench   I/ f! c3 Q( I$ u6 E# |	HLS工程仿真程序或測試文件
		vivado_hls.app	HLS工程文件

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。




HLS工程導(dǎo)入
% O0 o; _1 F3 g3 T" P  N
雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點(diǎn)擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點(diǎn)擊“確定”導(dǎo)入HLS工程。

8 i7 d- b" m7 x0 G1 C: `2 C/ `
# q. k; ]& p' {4 b: O​
圖2
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% j5 @# \- R( @. ~! K' g2 l
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) }% s+ H7 g; I7 G圖3
0 J) C" q1 e9 T( ^) ?4 e
, F  ]3 C# R) A* m4 d! ]1 a# q
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圖4
亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。


+ R- E0 S9 U/ \  m
" o5 D# i0 h0 t, V( `
3 t* P% C) u3 o' j" |/ s1 E 綜合

本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計(jì)，并生成綜合報(bào)告。
. ?8 K3 a, W4 R  ^# u+ e5 y; i* I點(diǎn)擊界面右上角Synthesis返回至工程界面，然后點(diǎn)擊進(jìn)行綜合。

+ Z' _1 Y3 r' F. t5 h7 A6 g; }
, c% Q; ^+ \/ l2 A4 D! h0 b​
) l2 F' W' ?' x3 G, o) ]0 V8 e圖8


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6 v# S$ d# ^0 Q( E( |

圖9
- i5 m& p$ {2 l. F0 v4 Q" S$ p

綜合完成后，報(bào)表文件將自動(dòng)打開。


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4 `6 [- P/ a* G圖10
2 H, V) L4 u- P3 C6 l, g
1 C' j  f6 d& K1 z/ P+ e
通過報(bào)表文件可查看本設(shè)計(jì)的時(shí)延、資源占用等信息。

! k3 s$ E5 J2 Y( _' ?6 ^
. |# I4 x" d: @* c5 Q​


圖11

; i' q1 ~. c4 r* z, v
編譯和仿真C代碼

0 w) C" v3 j' c6 `* G  f仿真程序位于工程的test_bench目錄下，用于驗(yàn)證src目錄下的HLS工程源碼。
+ E4 c* A& C. c7 z導(dǎo)入HLS工程后，點(diǎn)擊(Run C Simulation)進(jìn)行編譯與仿真。
- j+ g7 N6 H- E1 k

5 w: \6 V7 J- a, G8 ?! v​
圖5


彈出如下界面，勾選“Launch Debugger”，并點(diǎn)擊OK。


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3 t+ ?( B, Y6 N; Y2 u9 F圖6
7 @  B8 O$ H( M' D6 C
' }7 a0 {5 p4 U6 A+ g2 `' Z
編譯完成后即可全速或單步運(yùn)行仿真代碼。
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圖7

& x9 a: p- O% ]* A

5 u8 F2 o1 f7 R5 c& k IP核測試
# ?/ C' [$ Y! U3 `; e
/ J% j! q" @  E8 R" z) d9 C進(jìn)入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測試的IP核。


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1 h' @$ k4 \% f0 l圖17
) [! ?$ Y: M' Q/ G' [, K如需自行導(dǎo)入IP核，請參考如下步驟。

) z/ v8 e# N7 w7 y
（1） 請點(diǎn)擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點(diǎn)擊OK。
/ u% Q7 `9 `2 \6 n- z! M1 D; W# m​
! [0 @) e% I6 ]) [7 i

圖18
/ p/ S1 k( A4 G- T6 U6 d​
圖19
（2） 右擊“User Repository”后點(diǎn)擊“Refresh Repository”，即可看到添加的IP核。
0 Y* @+ i; K& f& [  c* i9 {0 Y$ w! b1 M​
% f# i# H# A" U! ?2 N( s

2 W4 Y: F" {; s3 Q7 n' U圖20
% g9 `( N& p$ _0 P​
  `4 T) A5 m8 q7 _" R) B0 c圖21
1 j$ B7 F% o( y( j+ ^! j, g

5 t7 Z+ G% q+ o0 D（3） 如需添加Vivado自帶的IP核，點(diǎn)擊“Open Block Design”，在彈出的界面中點(diǎn)擊，并選擇所需IP核將其導(dǎo)入工程。
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/ Y& v' K' M3 q/ v+ {. `, q
) A: M" {8 `& a  n1 m' K​

) H2 ?) U: N3 K
圖22
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/ W$ H5 ?  Q& |& \* _* b" U圖23
點(diǎn)擊Vivado界面左側(cè)的“Generate Bitstream”選項(xiàng)，在彈出的界面中點(diǎn)擊OK進(jìn)行IP核測試程序Vivado工程編譯。
* u8 n. _1 p2 y( C+ a3 [​
2 S. C4 u. f4 w/ o- L4 g
5 L* \" C7 C' r  R. o( W$ n

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圖24
. m9 i% J$ B3 O% r& A3 X6 {# f

$ {3 L( e" n9 f3 M$ ]. B$ B​
圖25
# z3 [$ t) ]! H+ b' Q

編譯完成后，將會(huì)在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。
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" k( o  J/ A1 \! H& R" d
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圖26
$ o+ u/ I. f) z1 c; @
# i4 V( R1 r0 l/ v
請參考基于Vivado的FPGA程序加載與固化手冊加載.bit格式可執(zhí)行文件，即可看到評估底板的LED2進(jìn)行閃爍。
" l2 A0 [4 s; U% i/ r6 p1 IIP核封裝

綜合完成后，點(diǎn)擊生成IP核。
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  C( u) W5 K6 G0 C& u
* d* ^% i- T; `/ L; J
圖12
2 d) Y1 Q' y# s( M* R8 l

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+ G! S1 k+ t  r! B* R6 t7 V圖13
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圖14
運(yùn)行完成后，將會(huì)在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
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, [9 u, o: u, k* O+ h" A
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圖15
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+ ?6 \1 v: ~: t  T  s圖16

- D8 B' s, z& Z& s$ T) z6 H3 D! D
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圖27
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地絮123

HLS的開發(fā)對于底層寫驅(qū)動(dòng)的人的沖擊挺大

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