Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板
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2 t( J4 T. e! o5 i  N4 _
: q! p) M0 J5 F! J9 `0 S前 言

& K( p. F1 ~  V本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計(jì)的高端評(píng)估板，由核心板和評(píng)估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗(yàn)證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
* M% M! N0 R; {% L評(píng)估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評(píng)估與技術(shù)預(yù)研。
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% m2 `6 x: [0 O9 r$ I
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6 g. E9 Z( C* o5 \5 D
. m- ~, n2 f4 i  j- _! F6 V
, B" }* Y8 w3 M4 {圖1  TLK7-EVM評(píng)估板
4 ?# B! I- z& E

開發(fā)案例主要包括：
l CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
# G. B0 c0 b' Y1 Fl 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
l AD9361軟件無線電案例
% c4 z6 r1 s7 D4 h8 j$ v4 sl UDP(10G)光口通信案例
( n- t2 u" L  D% \' Ll UDP(1G)光口通信案例
l Aurora光口通信案例
l PCIe通信案例
6 Q$ c+ Z; I7 k  T- l3 J- u  }l 案例源碼、產(chǎn)品資料（用戶手冊(cè)、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload
5 V2 Y6 i7 q4 S8 J. w
0 g0 M  T% I' M; Y% q* x$ W

3 ]' h; @( G# Z5 j0 V
& w9 c; T+ U4 q7 z本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時(shí)支持基于OpenCL等框架對(duì)Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時(shí)間。

8 J1 ^% y4 @* Q$ G7 ^) [& v* q
& Y( [# R, T3 C: Y  uHLS基本開發(fā)流程如下：
(1) HLS工程新建/工程導(dǎo)入
, z& W- D0 ?' Q  f$ W" o) V(2) 編譯與仿真
& |3 z  M- T$ ]) s6 }5 m(3) 綜合
% w( R0 w0 o3 d: b(4) IP核封裝
(5) IP核測試

) }- v6 m% o/ \0 i% c1 o; Y) [- Q
HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。

, d1 O& S& P! L. j$ e. o* [2 \
表1
/ K1 U# _7 [7 z  C% E% z+ w/ ?* r

hls_ip_demo * [, Q! w& P$ b; _( Y	bin	IP核測試程序可執(zhí)行文件
	project " c8 t5 a8 }6 b1 z  k1 y% e	IP核測試程序Vivado工程 6 L. O' ?9 E/ C
vivado_hls	ip_package	IP核
	poject	solution1	仿真方案 - g9 y7 U" s7 a  N
		src	HLS工程源碼 1 l8 a* x" C: Z4 l
		test_bench	HLS工程仿真程序或測試文件 / R* w' F* w+ v" F, e* j  n
		vivado_hls.app	HLS工程文件

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。

% C# ]+ Z/ K0 Y' v

  m  X6 x: |$ r+ Z9 \$ ]/ ~6 U
. `. p; g" ]: t2 H! X HLS工程導(dǎo)入
1 x: E" V+ @0 V
雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點(diǎn)擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點(diǎn)擊“確定”導(dǎo)入HLS工程。
# s( F% K6 d  [  l7 @6 q

% t3 L2 X- e' U& d- `, g​
圖2

+ F% `, D0 h/ P! l
! Y+ U3 m8 [7 j0 x​
8 L/ c: b/ A/ q- ]: A圖3
0 S9 D/ s2 Z6 t  |5 ?" M! t
! U8 |& Q( q; p6 D
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% B, W' F' i; @8 b, `9 E圖4
亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。
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$ Q# d' M" y1 u! @


+ y1 \) I) ]7 x" j 綜合

本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計(jì)，并生成綜合報(bào)告。
$ h9 J* \2 P1 t8 Y& |* s3 O5 e- Q點(diǎn)擊界面右上角Synthesis返回至工程界面，然后點(diǎn)擊進(jìn)行綜合。
; j' ]% ?# L, C
& I4 S7 a: l- U0 b
) \! c/ c, ~" ~5 c# K​
圖8

( g0 V: J+ i/ b& D
4 L6 q) w: d& D" n2 T5 u1 O​
2 p/ T, C* f$ m/ g+ o& v5 ?

- F3 r4 q1 K1 E圖9


綜合完成后，報(bào)表文件將自動(dòng)打開。
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  g1 y: B6 g9 K5 b! q# s
- H0 A, o2 s) V# W0 B​
圖10


% V& p& r# S" H' z! `- Q5 m( d通過報(bào)表文件可查看本設(shè)計(jì)的時(shí)延、資源占用等信息。


1 G+ e  P: n7 u5 x5 Q7 g# u- z​

8 T0 |) L. \* v5 g* L6 p% ?
+ L' S7 o1 ^  X2 N圖11


1 u+ R) {, H/ u8 K2 v編譯和仿真C代碼

# A- c4 @+ C. m/ e) t9 O仿真程序位于工程的test_bench目錄下，用于驗(yàn)證src目錄下的HLS工程源碼。
" w' U/ d& n) Q4 ~& S$ s) K1 l導(dǎo)入HLS工程后，點(diǎn)擊(Run C Simulation)進(jìn)行編譯與仿真。
, _" Q- L0 ]6 V* o

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% X) B; f: b6 P+ [5 Y圖5
$ a/ S4 w! D' G5 z9 x. O* N# V
# A' E3 I6 _  u" V
; P/ i4 ]0 v: d: _& f' i/ h彈出如下界面，勾選“Launch Debugger”，并點(diǎn)擊OK。


8 t3 ]- R5 ]# Y* r5 F( v# f: N# ]( m​
圖6
/ x. ^$ f* t' D( j6 q$ [
: W" w! k; T  _% B& q. F* S
* K' x9 P, N# a0 W: ]& d編譯完成后即可全速或單步運(yùn)行仿真代碼。
0 k& Y% e8 f2 H4 g; r6 e​
圖7

  [4 k* ^' k  y" ]/ r  c) z- b2 M* w
- P- G5 k. v% Q$ B: P# h
IP核測試

8 @9 g# n3 L7 T" s進(jìn)入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測試的IP核。

/ }$ x' v! `* G, Q  m: ^9 a; j; V
5 p, p5 K7 v' J9 {) X5 I​
: y3 v/ q8 }' J7 ?) Y% O2 _& a* }

1 A5 r9 p% {! v5 Q1 ~; C圖17
0 o" ?- m( x. \# k# j! J: k如需自行導(dǎo)入IP核，請(qǐng)參考如下步驟。


8 b* B+ s! U$ y' \" P! P2 L- @（1） 請(qǐng)點(diǎn)擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點(diǎn)擊OK。
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6 B" k# v" k) ]" J
! o: `8 ]- A7 @) d
. ~$ j$ S7 c9 A. f圖18
​
圖19
（2） 右擊“User Repository”后點(diǎn)擊“Refresh Repository”，即可看到添加的IP核。
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' S1 D5 Y* J' z3 d4 s4 O% ~2 F3 D4 g
圖20
$ G2 ~7 B- z2 Y, X  f  X$ W: e​
圖21
* a8 h) z! k; S2 ^9 V- ]

（3） 如需添加Vivado自帶的IP核，點(diǎn)擊“Open Block Design”，在彈出的界面中點(diǎn)擊，并選擇所需IP核將其導(dǎo)入工程。
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, A, m6 n( V  Y+ s/ g​

: G7 Y$ l& G5 F& M
圖22
- u# Z2 [: ~' m  w- Q/ V​
  Y- Y4 U6 K4 j% ?0 w% Y圖23
9 M2 H- k" P5 _點(diǎn)擊Vivado界面左側(cè)的“Generate Bitstream”選項(xiàng)，在彈出的界面中點(diǎn)擊OK進(jìn)行IP核測試程序Vivado工程編譯。
+ Y7 ~$ C9 k+ u6 n​


+ O) k$ \. i$ [$ d# S

0 m; e7 r0 z- i4 N# ^/ t圖24
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2 b& Q. t* h9 j* F& ^; a
! H2 S  y' p! Y​
圖25


& p7 ^5 r8 n9 v' I編譯完成后，將會(huì)在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。
* V6 t7 E. |' }" K' b
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7 \0 }- J. r9 L7 A8 y​
+ Z: i6 R9 I' {& o% A% C2 O
! U) H+ x3 [! e" L  ]$ g# s/ `) R
! A, ^9 b9 U( U& |; Y8 i$ r圖26
+ B  c! d! i  q: T

# i' a! d+ C: q2 G請(qǐng)參考基于Vivado的FPGA程序加載與固化手冊(cè)加載.bit格式可執(zhí)行文件，即可看到評(píng)估底板的LED2進(jìn)行閃爍。
, l* y$ r% _5 ^IP核封裝

0 E7 _/ X- _; y綜合完成后，點(diǎn)擊生成IP核。
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4 i' \1 X$ K% h, V2 I

圖12
" q! B, r0 ?, E5 r

! d7 l, t! h5 d7 y8 I9 j9 G# X8 z​
圖13
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圖14
運(yùn)行完成后，將會(huì)在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
# d: |/ v6 w. e5 I: J$ L3 a​
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圖15
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圖16
% |! U& z% t; B
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/ s- c7 @6 ~, {* ?4 i8 g0 C5 `( |l 更多推薦

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' ~7 ]$ @( }5 W% f) m
; ?* k9 f* V% @9 X: B7 G( J: G圖27
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地絮123

HLS的開發(fā)對(duì)于底層寫驅(qū)動(dòng)的人的沖擊挺大

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