Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板


' P% R3 r% H% t" o7 `5 B
- e8 m' H1 _2 _前 言
9 C  X0 ^, b$ |+ b
本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計(jì)的高端評(píng)估板，由核心板和評(píng)估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測(cè)試驗(yàn)證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
評(píng)估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進(jìn)行產(chǎn)品方案評(píng)估與技術(shù)預(yù)研。
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  l& |% N) J/ G' M

8 r8 B- u. Q) v2 ~! Y7 |8 s) `​
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圖1  TLK7-EVM評(píng)估板
7 `" }3 F# I" n; R; `

; r. @# @& j5 l1 ~8 h  F- N開發(fā)案例主要包括：
l CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
- L: w% W) j& tl 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
* }7 z0 K3 H, H4 g+ zl AD9361軟件無線電案例
1 P% K# m4 I4 l+ h5 C  Yl UDP(10G)光口通信案例
l UDP(1G)光口通信案例
0 J6 g/ x" X: h6 C& El Aurora光口通信案例
l PCIe通信案例
, ]- G0 T2 O3 Y* @- p- q& N9 _5 nl 案例源碼、產(chǎn)品資料（用戶手冊(cè)、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload
0 E9 h9 T6 P0 t: a8 o: w
1 e; R4 r  |1 R9 V


% A0 o& F% g( j  M3 W* M. Z0 |& r本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
; r1 y% s" U) h6 c1 l) ]Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時(shí)支持基于OpenCL等框架對(duì)Xilinx可編程邏輯器件進(jìn)行開發(fā)，可加速算法開發(fā)的進(jìn)程，縮短產(chǎn)品上市時(shí)間。


HLS基本開發(fā)流程如下：
(1) HLS工程新建/工程導(dǎo)入
(2) 編譯與仿真
& j& X/ M. y: s' d( w(3) 綜合
8 i( i  \  A9 O/ n8 e8 Q' f* \$ s- L' H(4) IP核封裝
' [9 [+ P9 W, T9 {(5) IP核測(cè)試
3 y2 G. f1 p' C5 G5 c; P" v+ W
( h; B' n5 A; y: S
8 }2 ]: N1 N1 n$ {HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細(xì)說明如下表。
9 q6 \+ e% j* u. w2 b. A

表1
: p9 L8 m- B4 y; x; O6 e$ O* M

hls_ip_demo ; ~/ l: R: ~* m: e! [; Z	bin	IP核測(cè)試程序可執(zhí)行文件
	project 3 Y: ~* y: ?0 r& Y	IP核測(cè)試程序Vivado工程
vivado_hls " g/ W* W, k, p8 C% J) ^	ip_package	IP核
	poject : M1 Q& I) W+ n( s! ^5 W0 C	solution1 3 a8 c/ O0 k$ `# P$ }- z	仿真方案
		src	HLS工程源碼
		test_bench $ A0 H6 e* d$ T7 n; E9 K$ y4 r	HLS工程仿真程序或測(cè)試文件 $ V4 d, n2 f# g6 ?$ l1 S, h
		vivado_hls.app . J8 M* j. N3 }9 L; ?7 ?2 r	HLS工程文件 * B1 D2 S! u. i$ w4 u# r: f: V) l0 N: \

HLS詳細(xì)開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。
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5 p, L2 s1 }  }8 i) k: a
4 \7 ~4 ~3 t( r! r# ^. X

9 ]/ t) ]3 v# C# m2 ~; S HLS工程導(dǎo)入

+ X& X" p7 j6 d" v; b雙擊桌面如下圖標(biāo)打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點(diǎn)擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點(diǎn)擊“確定”導(dǎo)入HLS工程。
9 y! K. n3 h+ G3 Y7 z

- p  c# ]3 I* t* {9 [​
圖2


3 D8 t2 }2 I: V+ Q" q: X​
* \7 T9 S# g: X圖3


​
; N# l7 Q! g" W2 B, c圖4
亦可新建HLS工程，并使用C/C++等語言進(jìn)行程序編寫。
4 ^; N5 p& t5 u; ]: Q+ R: }( n

, g5 M$ f" v$ t. v" D6 W

綜合
; @. B/ x+ b. f3 l
本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計(jì)，并生成綜合報(bào)告。
點(diǎn)擊界面右上角Synthesis返回至工程界面，然后點(diǎn)擊進(jìn)行綜合。


7 Y3 Z, |# t& u+ O8 ?' ]9 k​
圖8
  Y7 d: k2 a- ^/ i# @* Y/ ?8 V

​
% `: q: |. w/ e/ b2 _
# u9 k+ }( l5 `* q7 c/ F
圖9
" S; M! f6 N0 J7 a( m

綜合完成后，報(bào)表文件將自動(dòng)打開。
; r, [  c; }; g% `, P" N
' g* C/ V) Z3 D. r$ s; P
7 l0 [; s, T/ h. c% H. F- \​
圖10

$ p$ C  P6 q) s0 }: r
. v0 z* |0 {8 S& ^通過報(bào)表文件可查看本設(shè)計(jì)的時(shí)延、資源占用等信息。

4 P1 O* D- m- ?1 {& _
, K9 r8 k- W* ]3 t6 H1 [4 T​


  S! S3 u3 |, C% O2 ?' z圖11

! c0 v7 A- |! H  v; N8 I
5 B7 p8 _9 H. B& B0 K編譯和仿真C代碼

* _5 _9 A) y  E' ~' E仿真程序位于工程的test_bench目錄下，用于驗(yàn)證src目錄下的HLS工程源碼。
導(dǎo)入HLS工程后，點(diǎn)擊(Run C Simulation)進(jìn)行編譯與仿真。
( g( R1 e8 O# P0 L" Q  m( A% t
% G5 u% N  O% b) v: R
​
圖5


) i2 s/ M/ M; O( F0 e5 ~彈出如下界面，勾選“Launch Debugger”，并點(diǎn)擊OK。

7 ~7 N& i! s* ]6 e6 ^5 E
  y7 B" L  d/ e/ }​
  e: S5 S! H% Y圖6

) L, ^' Q) V1 Q- q* q
編譯完成后即可全速或單步運(yùn)行仿真代碼。
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圖7
) x3 n" }$ A* ?
1 m/ f( m! o  \$ R/ {- D8 h7 d+ d

IP核測(cè)試
# m/ x4 \3 U+ j
進(jìn)入案例“hls_ip_demo\project\”的IP核測(cè)試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認(rèn)已添加待測(cè)試的IP核。
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  J) |9 e7 M* W6 H4 T/ {8 R
8 X% C# l% \3 E; g3 x​
' q+ @, E" |9 h& j+ K: H6 {. S
, C3 r, O  I" P( u
圖17
' {+ J, e+ [" k! j! R7 E# E如需自行導(dǎo)入IP核，請(qǐng)參考如下步驟。
& b' ?) o+ _. r; b; n) Z" S. A# X$ k
1 v: f$ O9 r& `6 D3 w
（1） 請(qǐng)點(diǎn)擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點(diǎn)擊OK。
​

6 T: j2 B  t0 l) u% F% {
圖18
​
圖19
+ E  ~3 l& a" C( {  p4 Q6 {* s（2） 右擊“User Repository”后點(diǎn)擊“Refresh Repository”，即可看到添加的IP核。
​


圖20
" V0 i3 |! G1 U5 u3 i​
圖21


（3） 如需添加Vivado自帶的IP核，點(diǎn)擊“Open Block Design”，在彈出的界面中點(diǎn)擊，并選擇所需IP核將其導(dǎo)入工程。
3 G" M# Z* I2 I" L# p2 F

& ^$ V) o; u/ p' k0 ]​

3 w, z# r- w; F
5 \! B* ^+ s9 U- f: X" D# s4 |% m圖22
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圖23
, D" s8 u5 A% g9 j6 L( H點(diǎn)擊Vivado界面左側(cè)的“Generate Bitstream”選項(xiàng)，在彈出的界面中點(diǎn)擊OK進(jìn)行IP核測(cè)試程序Vivado工程編譯。
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1 C, b7 A% }2 w
; f3 n5 C6 A7 m/ B' Y2 l
圖24
) ^$ E* C3 {4 [+ l

​
  y2 \* f) n8 j' f* c圖25

: ?# N( O( [, f) ?
9 `# h1 [2 y, ~" m) m編譯完成后，將會(huì)在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。
, Y# g) {* L( _8 L

6 g* V+ c3 l* S& s3 b​


圖26
) O2 a' N7 u4 P  W3 S- H
+ L% j. t7 f5 g* |& t( a
* M6 R7 {+ t$ b1 _請(qǐng)參考基于Vivado的FPGA程序加載與固化手冊(cè)加載.bit格式可執(zhí)行文件，即可看到評(píng)估底板的LED2進(jìn)行閃爍。
IP核封裝

綜合完成后，點(diǎn)擊生成IP核。
​
8 u" b8 I: [' X( K) d

圖12


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圖13
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圖14
5 B% B' Q0 \9 q6 i3 Y運(yùn)行完成后，將會(huì)在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
9 F" z) V6 |" l: ~  X​

( r# V6 Z$ p" k" y0 j
9 X. T5 Q; T6 V) {2 S0 y0 V圖15
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% F0 o  }; N, q0 w圖16


l 更多推薦

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圖27

地絮123

HLS的開發(fā)對(duì)于底層寫驅(qū)動(dòng)的人的沖擊挺大

Journeyfun

獲取資料，謝謝！
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